Logic Elements vs Memory Bits

[GS (chromosoma)]

Hallo.
Ich lerne weiter die FPGA-"Programmierung".

Hier ist mein Werk:

ENTITY U2 IS
PORT(
CLK : IN STD_LOGIC;
Din :IN  STD_LOGIC_VECTOR(7 downto 0);
ADDR: IN INTEGER RANGE 0 to 511;
Dout : OUT STD_LOGIC_VECTOR(7 downto 0)
);
END U2;

ARCHITECTURE RD OF U2 IS

 
BEGIN
PROCESS(CLK)
TYPE PIC IS ARRAY (0 to 511) OF STD_LOGIC_VECTOR (7 downto 0);
VARIABLE DATA:PIC;
VARIABLE i: INTEGER RANGE 0 to 511;
BEGIN

IF (CLK'EVENT AND CLK='1') THEN
DATA(i) := Din;
i:= i+1;
IF (i>511) THEN
i:=0;
END IF;
Dout <= DATA(ADDR);

END IF;

END PROCESS;
END RD;

Wie man schon erahnen kann, ist es so ein 512x8 Bit RAM.
Quartus erkennt das auch, und verwendet für die oben beschriebene 
Programm  interne Memory Bits.


SO.

Aber  schreibe ich jetzt es einwenig anders, und zwar:

IF (CLK'EVENT AND CLK='1') THEN
DATA(i) := Din;
i:= i+1;
IF (i>511) THEN
i:=0;
END IF;
END IF;
Dout <= DATA(ADDR);

Dann verwenden Quartus die LE, und zwar  über 7000 stück, und keine 
Momery Bits.

Ich neheme an, die erste Methode ist schlauer, da man damit  wichtige 
Resourcen sparen kann.

Meine Frage ist aber, wieso macht es so einen Unterschiend, ob
Dout <= DATA(ADDR);
in IF statement oder außerhalb  liegt?
Kann mir das bitte jemand erklären, damit ich in der Zukunft sowas 
berücksichtigen kann.


Danke

[Gustl B. (-gb-)]

Im ersteren Fall ist die Leseadresse getaktet, im zweiteren Fall nicht. 
Das ist der Unterschied und daher bekommst du einmal ein BlockRAM und 
einmal distributed RAM.

[Hmm (Gast)]

Die schon fest im FPGA vorhandenen Strukturen (ob Speicher oder 
Multiplizierer oder ws auch sonst) haben eine bestimmte Struktur.
Diese Bestimmtheit der Struktur, die Tatsache das es sich um eine, 
besondere, im Unterschied zu allen anderen möglichen handelt hat auch 
eine Konsequenz.

Deine eigene Beschreibung dieser Struktur muss mit der Beschreibung der 
vorgegebenen Struktur übereinstimmen. Sonst wird sie nicht instanziiert.
Weichst Du in Deiner Beschreibung von der Vorgabe ab, wird etwas ganz 
anderes instanziiert, wie Du auch erlebst.

Hier ist der Unterschied, das der Datenausgang einmal vom Takt abhängig 
ist und in der zweiten Variante nicht. Im zweiten Fall stimmt also Deine 
Beschreibung nicht mit der schon fest im FPGA vorhanden Struktur 
überein. Deswegen wird sie nicht instanziiert, sondern die Software 
setzt den ganzen Speicher nochmal selbst aus einzelnen Logikzellen und 
Flip-Flops zusammen.

Du wirst im Kontextmenue einen Punkt "Templates", also "Muster" finden. 
Hier findest Du neben anderem auch genau den Text den Du schreiben musst 
um gewisse Strukturen zu erzeugen.

[GS (chromosoma)]

Aha. Danke.
 D.H. Ich habe zuerst direkt die BRAM struktur getroffen:)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Nur noch als Anregung:
Anton R. schrieb:
> Ich lerne weiter die FPGA-"Programmierung".
> Hier ist mein Werk:
>  ENTITY U2 IS
Eine VHDL Beschreibung fängt schon vor der Entity an.
Und es ist i.A. wichtig, was davor kommt...