USBISP für xilinx cpld

[Thomas Meuner (Gast)]

Hallo Forum,

ich besitze diesen USB Programmer von Ebay für meine Atmel µC.

http://www.ebay.de/itm/New-USB-ISP-USBISP-USBasp-ASP-Programmer-For-51-ATMEL-AVR-WIN7-64-/180937536014?pt=LH_DefaultDomain_0&hash=item2a20b7b20e


Dieser ist ja ziemlich ähnlich zu diesem hier von Bastli:

http://www.bastli.ethz.ch/index.php?page=bausaetze%2FuJTAG


Besitzt jemand die Ebay-Version und hat damit schonmal erfolgreich ein 
CPLD von Xilinx programmiert? Z.B. XC9572 etc.
Hat jemand Erfahrungswerte?

[Oliver J. (skriptkiddy)]

Das wird out of the box nicht funktionieren, denn ISP und JTAG sind 2 
verschiedene Paar Schuhe. Der usbasp, den du hast, kann nur ISP. Für 
JTAG brauchst du die Firmware des USBasp 2.0. Die gibt es aber leider 
nicht als Sourcecode, sonder nur vorkompilliert für den Atmega88. Leider 
ist der USB-Port beim USBasp 2.0 an anderen Pins, sodass man das Hexfile 
auch nicht für einen normalen USBasp verwenden kann, der einen Atmega88 
auf der Platine hat.

Also zusammengefasst: Das wird so nichts.

Gruß Oliver

[Thomas Meuner (Gast)]

Vielen Dank für die schnelle kompetente Anwort.
Bei wenig Programmiervorgängen ist das parallele Programmierkabel also 
immernoch das sinnvollste.

[Bernhard S. (b_spitzer)]

Oder wenn kein Parallelport mehr da ist, den USB2LPT Adapter nehmen. Ist 
zwar etwas langsamer als die Parallele Lösung, funktioniert aber mit den 
Xilinx und Lattice ISPs ganz ordentlich.

[Oliver J. (skriptkiddy)]

Ich hab mir heute die Sourcen vom Projekt-Initiator besorgt und werde 
sie auf den USBasp anpassen. Da die unter GPL stehen, werde ich sie 
danach hier posten. Wäre schön wenn sie dann mal jemand mit einem Xilinx 
CPLD testen könnte.

Ein großes Dankeschön an Lukas S. für die Quellen.

Gruß Oliver

[Oliver J. (skriptkiddy)]

So hier wie versprochen der Port als Anhang. Ich war so frei das gleich 
mal für den Meaga8 und den Mega88 zu bauen.

Ich konnte leider die JTAG-Funktionialität nicht mit einem Xilinx CPLD 
testen, da mir die Hardware fehlt. ISP funktioniert aber tadellos. Habe 
sogar die  Einstellmöglichkeit des SPI-Clocks per Software eingefügt.

Das Mapping für JTAG ist wie folgt:
TDI <-> MISO
TDO <-> MOSI
TMS <-> RST
TCK <-> SCK
GND <-> GND

Es sollten noch 100 Ohm Widerstände in die Leitungen eingefügt werden 
(außer GND).

Achtung
nicht VCC verbinden, denn der Xilinx CPLD läuft wahrscheinlich nicht 
mit 5V und könnte daher zerstört werden.

Gruß Oliver