Component Deklaration in Package

Du kannst auch ohne component deklaration ein Modul direkt 
instantiieren:

1

architecture bla of xyz is

2

begin

3

4

  work.my_module

5

    port map(...);

6

end architecture bla;

Ups, was vergessen:

1

architecture bla of xyz is

2

begin

3

4

  my_module_inst: work.my_module

5

    port map(...);

6

end architecture bla;

Klaus schrieb:
> Ups, was vergessen:
Du hast noch was vergessen:

1

architecture bla of xyz is

2

begin

3

4

  my_module_inst: entity work.my_module

5

    port map(...);

6

end architecture bla;

Duke

Duke Scarring schrieb:
> Klaus schrieb:
>> Ups, was vergessen:
> Du hast noch was vergessen:

Stimmt, danke!

@Lothar:

das ist natürlich richtig. Aber wenn ich es unter Reuse Aspekten 
betrachte und die Compontent Initiierung direkt als Package einbaue ist 
es die Frage ob es sinnvoll ist oder vielleicht in anderen Projekten zu 
Problemen oder Verlust der Übersichtlichkeit führt.

@Klaus:

Ist seid VHDL2008 gültig?
Natürlich kann man es noch mehr vereinfachen:

1

port map(

2

   a,

3

   b

4

);

Aber ich persönlich mag diese direkte Initiierung nicht wenn der Code 
nachher über Jahre noch lesbar sein soll.
Um mal eben schnell was zu testen oder notfalls in der Testbench ist es 
ok.
Die Gefahr ist aber dass die richtige Reihenfolge eingehalten wird.

Freddy schrieb:
> Aber ich persönlich mag diese direkte Initiierung nicht wenn der Code
> nachher über Jahre noch lesbar sein soll.
> Um mal eben schnell was zu testen oder notfalls in der Testbench ist es
> ok.
> Die Gefahr ist aber dass die richtige Reihenfolge eingehalten wird.

Ich glaube du verwechselst hier was. Ich habe nichts davon geschrieben, 
innerhalb der Portmap ein positional association zu benutzen (das macht 
man nicht! ;-) )

sondern mir ging es darum, dass man ein Modul auch instantiieren kann, 
ohne vorher die lästige component deklacarion in der architecture zu 
haben.