mehrere Eingänge auf Array

[Günther (Gast)]

Guten Morgen!

Ich würde gerne mehrere Eingänge data_i0 bist data_i99 in der Entity als 
Array verwenden.

type t_data  is array (0 to 99) of std_logic_vector (9 downto 0);

mit for geht es leider nicht, das habe ich schon versucht (habs mir 
vorher schon gedacht aber ein Versuch wars wert).

Gibt es eine andere Möglichkeit als 100 mal zu schreiben:

t_data(0) <= data_i0;
-- .
-- .
-- .
t_data(99) <= data_i99;

DANKE!!

Liebe Grüße
Günther

[Sili (Gast)]

Was ist das für ein Array?

[Günther (Gast)]

Was meinst Du?
Steht oben im Text!?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Günther schrieb:
> Gibt es eine andere Möglichkeit als 100 mal zu schreiben:
Nein. Oder doch:
deklariere ein Package mit deinem Typ und ändere deinen Entity-Port...

[PittyJ (Gast)]

Hm, ich vestehe das nicht
Einmal ist t_data ein Type, das andere mal ein Signal. Das kann doch 
nicht der gleiche Code sein??

Und warum kann man data_i nicht auch als Vector definieren? Dann reicht 
eine Zuweisung.

Wie wäre es mal mit einem kompletten Sourcecode?

[Günther (Gast)]

Ja, Du hast recht. t_data ist ein Typ. Der rest soll Pseudocode sein 
(hätte ich dazuschreiben sollen, stimmt).

Als Vector kann ich´s nicht definieren weil die andere Entity eine 
andere Laborgruppe schreibt und die übergeben mir leider 99 
Std_logic_vectors.

@Lothar: Danke. Ich hab schon gefürchtet, dass es ein nein wird.

LG
Günther

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Günther schrieb:
> Als Vector kann ich´s nicht definieren weil die andere Entity eine
> andere Laborgruppe schreibt und die übergeben mir leider 99
> Std_logic_vectors.
Geh rüber und gib denen eine Watschn. Oder blätter einfach mal ihr VHDL 
Buch um auf Seite 2...

[Sili (Gast)]

>andere Laborgruppe schreibt und die übergeben mir leider 99
> Std_logic_vectors.

Aaaahh, verstehe jetzt.