Shift Reg das mehr als ein Bit shiftet

[Matze (Gast)]

Hallo,

ich habe ein Shiftgegister

shiftreg : std_logic_vector(255 downto 0);

Zunächst wird es folgendermaßen initialisiert:

shiftreg <= (255 downto 192 => '1' , others => '0');

nun möchte ich den Inhalt um jeweils 64 Bit nach rechts verschieben. In 
etwa so:

process(clk)
if rising_edge(clk) then

         shiftreg <=   "0064Nullen000"  & shiftreg(255 downto 63);

end if;
end process;

wie kann ich das schreiben ohne alle 64 Nullen angeben zu müssen?

Danke
Matze

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Matze schrieb:
> wie kann ich das schreiben ohne alle 64 Nullen angeben zu müssen?
Teil es auf:

 process(clk)
   if rising_edge(clk) then
     shiftreg <= (others=>'0');                         -- default: alles auf 0 
     shiftreg(191 downto 0) <= shiftreg(255 downto 63); -- die gweünschten Bits übernehmen 
   emd if;
 end process;

[Fetz (Gast)]

Lothar Miller schrieb:
> Matze schrieb:
>> wie kann ich das schreiben ohne alle 64 Nullen angeben zu müssen?
> Teil es auf: process(clk)
>    if rising_edge(clk) then
>      shiftreg <= (others=>'0');                         -- default: alles auf 0
>      shiftreg(191 downto 0) <= shiftreg(255 downto 63); -- die gweünschten Bits 
übernehmen
>    emd if;
>  end process;

Da bin ich gespannt, ob Matze nachfrägt, wieso das so geht :)

[Thomas W. (donka)]

oder auch so ...

process(clk)
if rising_edge(clk) then
     shiftreg <=   ((63 downto 0) => '0')  & shiftreg(255 downto 64);
end if;
end process;

oder so mit nur 16 Nullen ;-)

process(clk)
if rising_edge(clk) then
     shiftreg <=   x"0000000000000000"  & shiftreg(255 downto 64);
end if;
end process;

[Matze (Gast)]

Wieso geht das so? :-)

[user (Gast)]

es geht auch das

 process(clk)
   if rising_edge(clk) then
     shiftreg <= ((255 downto 63) => shiftreg(255 downto 63), others => '0'); 
   end if;
 end process;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

user schrieb:
> es geht auch das
Beweisen!

shiftreg <= ((255 downto 63) => shiftreg(255 downto 63), others => '0');

Ich bekomme mit XST für diese Zuweisungszeile den Fehler
ERROR:HDLCompiler:806 - : Syntax error near ")".

Und dafür bekomme ich diesen Fehler auch:

shiftreg <= ((63 downto 0) => '0')  & shiftreg(255 downto 64);

Beidesmal logisch: da dürfen in der Klammer nur konstante Literale 
vorkommen, die zudem zum Typ passen müssen.

Nur sowas simples geht:

    signal shiftreg : std_logic_vector(255 downto 0) := (63 downto 0 => '1', others=> '0');

Und das:

    signal shiftreg : std_logic_vector(255 downto 0) := ('1', '0', '1', 237 => '1', 127 downto 0 => '1', others=> '0');

Aber sowas schon nicht mehr:

    signal shiftreg : std_logic_vector(255 downto 0) := (x"1234", 63 downto 0 => '1', others=> '0');

[Kritiker (Gast)]

Da sieht man wieder mal, dass VHDL zu einer eit entwickel wurde, wo sie 
noch mit nur 8 bits hantiert haben :-)

[Thomas W. (donka)]

Lothar Miller schrieb:
> Und dafür bekomme ich diesen Fehler auch:shiftreg <= ((63 downto 0) => '0')  & 
shiftreg(255 downto 64);

Uppps, eine Klammerung war zuviel. So sollte es aber gehen, zumindest 
mit Riviera.

process(clk)
begin
    if rising_edge(clk) then
        shiftreg <= (63 downto 0 => '0')  & shiftreg(255 downto 64);
    end if;
end process;

Das sollte nun auch mit XST funktionieren.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas Wendt schrieb:
> Das sollte nun auch mit XST funktionieren.
Das tut es auch  ;-)