133MHz und 200 MHZ differentielle clk erzeugen

Mit einer PLL würde es gehen. Hier eine .vhd Datei, die ich gerade mit 
dem CoreGenerator erzeugt habe.

Für differentielle Angelegenheiten kannst du die IBUFGDS oder OBUFDS 
Primitive von Xilinx benutzen. Bsp:

1

component IBUFGDS

2

      port (

3

        I  : in  STD_LOGIC;

4

        IB : in  STD_LOGIC;

5

        O  : out STD_LOGIC

6

        );

7

    end component;

8

9

component OBUFDS

10

      port (

11

        O  : out STD_LOGIC;

12

        OB : out STD_LOGIC;

13

        I  : in  STD_LOGIC

14

        );

15

    end component;

Cihan

Die Library für die diff. Primitive müsstest du auch einbinden:
library UNISIM;
use UNISIM.VComponents.all;

Cihan

Mit einer DCM würde es natürlich auch gehen. In diesem Fall könntest du 
den CLK2x als 200 MHz Clock benutzen und den CLKFX als 133 MHz. Die 
Clock Buffer für diff. müsstest du selber noch einbiden.

Cihan

Im FPGA gibts keine "differenziellen" Clocks, sondern höchstens 
welche, die um 180° phasenverschoben sind. Das kann dir der DCM 
ausgeben, CLKFX180 und CLK2X180 sind die Ausgänge für die "negierten" 
Takte.
Da kannst du die 200MHz mit CLK2X und CLK2X180 ausgeben und bei 
passender MUL/DIV Einstellung die 133MHz an CLKFX und CLKFX180.

Du hast wahrscheinlich einer DDR Speicher Komponente eingebunden und 
willst dementsprechend ihm die Clocks ereugen und verbinden, oder?

Du musst hier aufpassen, da die DDR IP CORE von Xilinx schon eine PLL 
oder DCM besitzt, wo  die Clocks mit einem IBUF eingelesen werden. Daher 
hast du wahrscheinlich den Error bekommen, da ein BUFG auf einen IBUF 
geht, vermutlich. Ich hab immer den IBUF des DDR IP CORES rausgenommen 
und dann ging auch alles glatt. In der Infrastruktur.vhd Datei der IP 
CORE ist die PLL des DDRs zu finden.

Cihan

Die Core erwartet eigentlich ja einen I/O Pin mit 200 MHz Clock, quasi 
z.B. direkt aus einem Quarz. Da du aber nun nur die 100 MHz zur 
Verfügung hast, musst du ebend eine DCM verwenden. Eine Möglichkeit wäre 
glaube ich, dass du aus dem IBUFG bzw. IBUFGDS einen BUFG machst und ihn 
einbindest. Oder du verbindest deine DCM direkt mit der PLL ohne IBUF.

Das Problem liegt am IBUF, der erwartet ebend keine Signale aus 
Clock-Buffern. Schau dir mal im User Guide UG190 an wie man DCM mit PLL 
am besten verbindet. Ich habs genauso gemacht und benutze die DDR2 
Komponente bei mir seit Monaten so und das ohne jegliche Probleme.

Cihan