Problem mit SYNC Stufe - ich bin blind

[Alex (Gast)]

Hallo zusammen,

ich habe folgende, eigentlich einfache SYNC Stufe zum einsynchronisieren 
von einem asynchronen Bus.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity sync_stufe is  
   port (
      clk                : in   std_logic;
      nres               : in   std_logic;
      en                 : in   std_logic;
      analog_in          : in   std_logic_vector(15 downto 0);
      analog_sync_out    : out  std_logic_vector(15 downto 0)
      );
end entity sync_stufe;

architecture rtl of sync_stufe is

   signal sync_analog_in : std_logic_vector (31 downto 0);
   
begin

   analog_sync_out <= sync_analog_in(31 downto 16);

   sync_ff : process (clk, nres) is
   begin
      if (nres = '0') then
         analog_sync_out <= (others => '0');
         sync_analog_in <= (others => '0');
      elsif rising_edge(clk) then
         if en = '1' then
            sync_analog_in  <= sync_analog_in(15 downto 0) & analog_in;
         end if;
      end if;
   end process;

end architecture rtl;

Wenn ich mir die Sache nun in der Simulation anschaue, werden nur Nullen 
weiter gegeben, aber immer da, wo eine Eins stehen sollte, kommt ein X.

Was genau mache ich falsch?
Ich sehe in der ganzen Sache eigentlich kein Problem, das shiften von 
den LSBs zu dem MSBs scheint zu gehen... irgendwo danach gehen die 
Einsen verloren.
Ich schaue nun schon mehr als 1h auf das Stückchen Code und finde 
einfach keine Erklärung - bin wohl blind.

Kann mir jemand meinen Fehler aufzeigen und mich aus meiner Denkschleife 
herausholen?

Vielen Dank!
Alex

[Lattice User (Gast)]

Alex schrieb:
> Ich schaue nun schon mehr als 1h auf das Stückchen Code und finde
> einfach keine Erklärung - bin wohl blind.
>

Oder schaust auf das falsche Stück Code.
Vermutlich wird analog_sync_out irgendwo anders auf 0 gesetzt.


Davon abgesehen, einen Datenbus synchronsiert man nicht so ein, sondern 
mit einem Validsignal.

[Alex (Gast)]

Hallo und vielen Dank!

Lattice User schrieb:
> Oder schaust auf das falsche Stück Code.
> Vermutlich wird analog_sync_out irgendwo anders auf 0 gesetzt.
Ich habe schon den Weg der Signale verfolgt und nirgens werden diese 
Signale nochmal manipuliert. Sie werden nicht mal abgefragt sondern 
laufen jetzt zu Testzwecken sogar ins Leere.

Lattice User schrieb:
> Davon abgesehen, einen Datenbus synchronsiert man nicht so ein, sondern
> mit einem Validsignal.
Wieso das denn?
Ich synchronisiere diesen analogen Bus genauso ein wie ich mein 
ansynchrones Reset verarbeite. Woher sollte ich dieses Valid nehmen, 
ohne Gegenstelle, die dieses generiert?

Viele Grüße,
Alex

[P. K. (pek)]

Du hast das Ganze zweimal zugewiesen, einmal concurrent, und ein zweites 
Mal in Deinem Prozess.

Das kannst Du in Modelsim auch ganz einfach rausfinden. Du kopierst in 
der Waveview (dort in der Namen- oder Wertespalte) das Signal und tippst 
in der Commandline:

VSIM> drivers "Signalnamen pasten"

Dann wird er Dich über die Drivers zur aktuellen Simulationszeit 
informieren. Sieht dann zum Veispiel etwa so aus:

VSIM 9>drivers sim:/tb_memwr/dut/wrsdfsm_cur
# Drivers for /tb_memwr/dut/wrsdfsm_cur:
#    idle  : Signal /tb_memwr/dut/wrsdfsm_cur
#      idle : Driver /tb_memwr/dut/seq

[Cihan K. (lazoboy61)]

Da ist doch Multisource drin:

...
   analog_sync_out <= sync_analog_in(31 downto 16);

   sync_ff : process (clk, nres) is
   begin
      if (nres = '0') then
         analog_sync_out <= (others => '0');
         sync_analog_in <= (others => '0');
      elsif rising_edge(clk) then
         if en = '1' then
            sync_analog_in  <= sync_analog_in(15 downto 0) & analog_in;
         end if;
      end if;
   end process;
...

analog_sync_out wird sowohl in als auch außerhalb eines Prozesses 
gesetzt. Nimm mal am besten das in dem Reset raus!

Cihan

[Lattice User (Gast)]

Alex schrieb:

>> Davon abgesehen, einen Datenbus synchronsiert man nicht so ein, sondern
>> mit einem Validsignal.
> Wieso das denn?

Du willst erreichen dass der eingelesene Wert immer gültig ist?
Genau das geht so nicht, da sich die Fehler einfach fortpflanzen.

Wenn du kein externes Valid hat, wird es kompliziert aber sich auch 
machbar.
(z.B. intern erzeugen aus Vergleich mehrer aufeinanderfolgender Werte)

[Cihan K. (lazoboy61)]

Mach die Synchronisation doch am besten über ein Fifo, einfach mit 2 
Clockeingängen. Der Rest geht automatisch. Dann hast du auch ein 
optionales Acknowledge- und Valid-Flag. Da bist du auf der sicheren 
Seite.

Cihan

[Bronco (Gast)]

Cihan Kalayci schrieb:
> Mach die Synchronisation doch am besten über ein Fifo, einfach mit 2
> Clockeingängen. Der Rest geht automatisch. Dann hast du auch ein
> optionales Acknowledge- und Valid-Flag. Da bist du auf der sicheren
> Seite.

Ja, wenn er für seinen asynchronen Bus ein ClockSignal hätte.

[Klaus (Gast)]

Bronco schrieb:
> Ja, wenn er für seinen asynchronen Bus ein ClockSignal hätte.

Bei einem asynchronen Bus braucht man aber zumindest ein Enablesignal, 
das einem sagt, wann die Daten gültig sind. Ansonsten gibt es keine 
Möglichkeit die Daten korrekt zu übernehmen, denn man weiß ja nie, ob 
die sich gerade ändern oder nicht.

[Klaus (Gast)]

Klaus schrieb:
> Bronco schrieb:
>> Ja, wenn er für seinen asynchronen Bus ein ClockSignal hätte.
>
> Bei einem asynchronen Bus braucht man aber zumindest ein Enablesignal,
> das einem sagt, wann die Daten gültig sind. Ansonsten gibt es keine
> Möglichkeit die Daten korrekt zu übernehmen, denn man weiß ja nie, ob
> die sich gerade ändern oder nicht.

Nachtrag: Es sei denn, es gibt spezielle Randbedingungen, wie zum 
Beispiel: Zwischen 2 Datenwörtern bleiben die Daten immer x Takte (vom 
Abtasttakt) stabil. Dann könnte man auf x gleiche Werte prüfen, und die 
Daten nur dann übernehmen.