modelsim warning vcom-1246 range null bei geschachtelter Schleife

[Andreas (Gast)]

Hallo,

für den test eines seriellen Interfaces muss meine Testbench den 
Speicherinhalt eines ROM-Modells in einen seriellen Datenstrom 
umwandeln. Dazu wollte ich mir ein package anlegen. Dieses stellt zwei 
Speicher bereit, einmal ein Schieberegister und einmal der ROM - beide 
besitzen die gleiche Anzahl an BIts. Der Arbeitsablauf, hätte so 
ausgesehen: dass ich den ROM zunächst mit Daten fülle, danach den 
Datensatz ins Schieberegister kopiere dabei in den seriellen Datenstrom 
umwandle, und jetzt nur noch die Daten aus dem Register auf mein DUT 
schieben muss.

Das Umkopieren erldeigt eine einfach verschachtelte SChleife. Die äußere 
zieht nacheinander die parallelen Datenwörter aus dem Rom, und die 
Innere soll anschließend das gezogene Datenwort in seine Bits zerlegen 
und ins Schieberegister schreiben. Dazu interriert sie aber das 
Datenwort. Weiterhin nutzt das ganze Variablen. Wenn ich nun aber die 
geschachtelte Schleife kompilieren will meldet modelsim: "vcom-1246 
range is null". Es iterriert also nicht über die innere Schleife. Die 
Äußere wird allerdings problemlos duchlaufen.

Die Typevereinbarung sieht wie folgt aus:

  type tmemFIFO is record
    mem         : tmemmap;
    FrstValue   : tAdrIdx;
    LstValue    : tAdrIdx;
    full        : boolean;
    empty       : boolean;    
  end record;
  
  -- define serial fifo
  type tserFIFO is record
    mem         : tsermap;
    FrstBit     : integer;
    LstBit      : integer;
    full        : boolean;
    empty       : boolean;
    lock        : boolean;
  end record;
  
  -- define bitbanger datatyp
  type tbitbanger is record
    memFIFO     : tmemFIFO;
    serFIFO     : tserFIFO;
  end record;

tmemmap: ist ein array aus std_logic_vector
tAdrIdx: ist der INdex an den Speicherzellen

Die kopierroutine sieht so aus:

  procedure MoveContent_memFIFO_to_serFIFO (bitbanger : inout tbitbanger; good : out boolean) is
    variable DVALUE : tVALUE;
    variable DBIT   : std_logic;
    variable state  : boolean;
  begin
    -- runs until all datablocks serialized
    while (not bitbanger.memFIFO.empty) loop
      PopFirstDVALUEmemFIFO(bitbanger, DVALUE);
      -- appends bit for bit at the serFIFO
      for i in DVALUE'left to DVALUE'right loop
        DBIT := DVALUE(i);
        report std_logic'image(DBIT);
        AppendBITserFIFO (bitbanger, DVALUE(i), state);

      end loop;
    end loop;
  end procedure MoveContent_memFIFO_to_serFIFO;

PopFirstDVALUEmemFIFO: holt jeweils aus dem ROM das erste Datenwort
AppendBITserFIFO: hängt jedes Bit dem Schieberegister an.

Zu meiner Frage, wisst ihr woran es liegen kann, das der Simulator die 
innere Schleife nicht ausfürhen will?

Vielen Dank für die Antworten!

mfg
Andreas

[Klaus (Gast)]

Was sollen denn immer diese unvollständigen Codeschnippsel? Da ist also 
ein Nullrange, beim Iterieren über alle Elemente eine tVALUE. Aber was 
ein tVALUE ist, ist nicht zu sehen.

Bzw. für diese Variablennamen gehört jemand durch den Serializer 
gedreht!

 FrstValue   : tAdrIdx;
 LstValue    : tAdrIdx;

Frst und Lst ist ja wohl eine Frechheit, ganzen einen Buchstaben 
gespart, aber dafür sehr viel schwerer zu lesen.

[Andreas (Gast)]

Hallo,

>Aber was ein tVALUE ist, ist nicht zu sehen.

Das ist ein std_logic_vector(7 downto 0), wobei seine länge über eine 
Konstante eingestellt werden kann.

>Bzw. für diese Variablennamen gehört jemand durch den Serializer gedreht!

Jaa, sie sind nicht die schönsten Bezeichnungen, aber mit dem Problem 
des fehlenden iterierens haben sie glaube ich nichts zu tun.

Also nochmals aus reiner Neugier: woran könnte es liegen das der 
Modelsim denkt in der inneren Schleife, wäre nichts zu tun?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Andreas schrieb:
> woran es liegen kann, das der Simulator die
> innere Schleife nicht ausfürhen will?
Was ist damit:
> range is null
Wie ist tValue definiert? Etwa so: (7 downto 0)?
Dann ist links größer als rechts und die Schleife wird sofort 
abgebrochen.

Klaus schrieb:
> Bzw. für diese Variablennamen gehört jemand durch den Serializer
> gedreht!
Insbesondere, wenn er danach für einen POP (der allgemein geläufig das 
oberste Datenwort von wo auch immer holt) dann so nennt:
>> PopFirstDVALUEmemFIFO


Insgesamt habe ich den Eindruck, dass da was recht Einfaches kompliziert 
umgesetzt wird...

EDIT: Kleine Überschneidung...
Aber es ist wie ichs vermutet hatte:
> Das ist ein std_logic_vector(7 downto 0)
--> 'left und 'right austauschen, oder 'high und 'low verwenden...

[Andreas (Gast)]

Ja klar, die Schleife ist "to" definiert und der std_logic_vector 
"downto".

Nochmals Vielen Dank!!!