Hallo ihr, ich bin gerade an einem Board, auf dem in Signale mit CSi handeln muss. Da ich an einer Stelle leider relativ viele Vias brauche, wollte ich mal sehen, wie kritisch Vias wirklich sind. Ich habe dazu diese Masterarbeit entdeckt: http://www.google.de/url?sa=t&rct=j&q=pcb%20via%20simulation&source=web&cd=2&cad=rja&ved=0CDkQFjAB&url=http%3A%2F%2Fwww.coe.montana.edu%2Fee%2Flameres%2Fvitae%2Fpublications%2Fa_thesis%2Fthesis_002_msee.pdf&ei=jKRRUbKHC7H44QTvsYC4Bg&usg=AFQjCNFTFA7q_W81N-BHp2sUnVWToumwow&bvm=bv.44158598,d.bGE Das dort verwendete Modell verwende ich in meiner Simulation, im Anhang ist Schaltplan und simulierte Signale. Grün ist das unverfälschte, differentiell gemessene Signale mit tr = 0.2 ns (so ist es glaube ich auch beim CSI, ich habe aber leider keine Spec gefunden, wo die CSI rise-time drin steht). Blau ist dann das Signal nach dem ersten Via, rot nach dem zweiten und türkis nach dem dritten Via. Die Werte für die parasitären Kapazitäten und Induktivitäten habe ich mit Formeln aus meine PCB-Formelsammlung berechnet (kommen die hin?). Die Impedanz des Vias sollte laut meiner Formel 36,2 Ohm betragen. Der Signaleinbruch am Via bestätigt zumindest dass Z < 50 Ohm ist. Jetzt meine Frage: Auffällig ist aus meiner Sicht, dass zwischen dem Signal nach dem zweiten und dritten Via fast keine Verschlechterung mehr stattfindet (seh ich das richtig?). Kann es sein, dass das erste/zweite Via die (sehr harte) rise-time von 0.2 ps schon so vergrößert hat, dass weitere Vias garkeine große Verschlechterung mehr bringen? Das wäre natürlich schön, dann könnte ich noch ein paar Vias reinknallen, aber ich befürchte schon, dass es nicht so ist. Also sagt mir wenn/wo ich falsche denke. Grüße Rainer
Angehängte Dateien:
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3_Vias.PNG
31 KB
Was ich noch vergessen habe: Das Via ist 1.6 mm lang, Bohrloch 0.3 mm(spielt in Formel aber keine Rolle), Paddurchmesser 0.55 mm und Abstand zur nächsten Kupferschicht auf gleichem Layer: 0.12 mm (also Durchmesser der kupferfreien Umrandung um das Via-Pad: 0.55 + 2*0.12 = 0.79 mm)
Naja, Du baust da im weitesten Sinne einen Tiefpass, und ob der jetzt 4. oder 6. Ordnung ist ist unter Umständen nicht mehr so unterschiedlich, so lange die Grenzfrequenz weit genug oben ist. Sprich die Teile die später zu komischen Sachen führen könnten hast Du vorher schon raus gefiltert. :) (Ja mir ist klar, die Schaltung ist komplizierter, das ist nur eine grobe Vereinfachung.) Ach ja, eine Anmerkung, ob sich die Schaltung wirklich so verhält wie in der Simulation kann ich nicht sagen. Ich würde schätzen, dass das Layout evtl. noch viel mehr Einfluss hat als die Vias.
@Rainer Hohn (Gast) >ich bin gerade an einem Board, auf dem in Signale mit CSi handeln muss. CSI? Die Fernsehserie? >Grün ist das unverfälschte, differentiell gemessene Signale mit tr = 0.2 >ns Ganz schön flott. >Die Werte für die parasitären Kapazitäten und Induktivitäten habe ich >mit Formeln aus meine PCB-Formelsammlung berechnet (kommen die hin?). Pi mal Daumen. >Jetzt meine Frage: Auffällig ist aus meiner Sicht, dass zwischen dem >Signal nach dem zweiten und dritten Via fast keine Verschlechterung mehr >stattfindet (seh ich das richtig?). Mehr oder weniger ja. >Kann es sein, dass das erste/zweite Via die (sehr harte) rise-time von >0.2 ps ns. > schon so vergrößert hat, dass weitere Vias garkeine große >Verschlechterung mehr bringen? Möglich. > Das wäre natürlich schön, dann könnte ich >noch ein paar Vias reinknallen, aber ich befürchte schon, dass es nicht >so ist. Man sollte sein Glück nicht zu sehr herausfordern. Bein 200ps Anstiegszeit sollte man schon etwas Buße tun und die Anzahl VIAs gering halten, auch wenn das Aufwand kostet.
>Da ich an einer Stelle leider relativ viele Vias brauche, wollte ich mal >sehen, wie kritisch Vias wirklich sind. Falscher Ansatz, umgekehrt wird ein Schuh daraus: Vias sind bei HF-Leitungen immer zu vermeiden, weil du Inhomogentitäten im Wellenwiderstand der Leitung bekommst. Also, löse dein Problem anders, anstatt den Einfluß der Vias durch fragliche Simulationen gesundzubeten (ach ja, wird schon nicht so schlimm sein...). Nimm lieber noch eine zusätzliche Platinenebene für die Leitung auf, wenn es denn sein muß.
Rainer Hohn schrieb: > Ich habe dazu diese Masterarbeit entdeckt: Hallo, ich habe die Arbeit durchgelesen: als wissenschaftliche Arbeit ok, aber meiner Meinung nach von ziemlich geringer Relevanz für reale Leiterplatten. Nach der Zeichnung auf Seite 2 wird ein Via behandelt, das von Top nach Bottom geht, dazwischen eine einzelne GND-Fläche. So ein 3-Lagen-ML ist völlig unrealistisch. 1. haben reale ML mehr Lagen, insbesondere mehr GND-Lagen, und die Mehrzahl der Leitungen sind nicht als Microstrip, sondern als Stripline verlegt. 2. fliesst das Signal eher selten von einem Ende des Vias zum anderen, viel typischer ist ein Via, das von Top bis Bottom alle Ebenen kreuzt und dabei inbesondere Kapazitäten zu allen GND-Ebenen hat, während das Signal nur von Signal Ebene N1 bis N2 fliesst (fliessen soll - was ist mit den Stubs??). Vias ohne überstehende Endstücke wären wünschenswert, sind aber nicht machbar ohne riesigen Mehraufwand. 3. Ist überhaupt nicht berücksichtigt, dass bei einem Wechsel der Lagen durch ein Via in den meisten Fällen auch der Rückstrom die GND-Ebene wechseln muss (das Modell hat ja nur eine). Ob und wie gut das möglich ist (durch GND-Vias rund um das Signal-Via) ist überhaupt nicht berücksichtigt, hat aber massiven Einfluss auf die Impedanz des Vias. Erwähnt wird das zwar ganz am Schluss, aber nirgends berücksichtigt. Die jeweiligen Tendenzen sind korrekt, mehr Kapazität bedeutet geringere Impedanz, mehr Induktivität höhere, aber das weiss man auch so. Die konkreten Messwerte sind dagegen für die Praxis irrelevant. Rainer Hohn schrieb: > Abstand zur nächsten Kupferschicht auf gleichem Layer Das ist schonmal missverstanden, siehe die Zeichnung. Eine GND-Fläche auf dem gleichen Layer ist garnicht Gegenstand der Arbeit. Gruss Reinhard
Ja, ihr habt da schon Recht. Vor allem die mehrfache Reflektionen an verschiedenen Diskontinuitäten wie Kai schon sagte ist wohl eher das Problem als die einfache Degradierung des Signals durch mehrere Vias. Da ich wahrscheinlich auch nicht alle Diskontinuitäten in meinem System erkennen werde ist es insgesamt wohl am einfachsten die Vias zu verringern. Mich stören nur pauschale Aussagen, wie "so wenig wie möglich". Wenn ich ans konkrete Layout gehe muss ich ja Kompromisse eingehen und da ist es schon nicht schlecht, wenn man wenigstens eine grobe Ahnung hat, wie weit man gehen kann. Euch allen bestern Dank Gruß Rainer
>Mich stören nur pauschale Aussagen, wie "so wenig wie möglich".
Ok, dann verwende nur dort Vias, wo du in die entsprechende
Platinenebene mußt, und sonst garnirgends. Ist das konkret genug??
Rainer Hohn schrieb: > Mich stören nur pauschale Aussagen, wie "so wenig wie möglich". Die ist aber genau richtig. Wenn du beidseitig bestückte SMDs hast, musst du in manche Leitungen ein Via einfügen, jedes weitere ist von Übel. Du kommst mir vor wie ein Alkoholiker, der dauernd die medizinischen Veröffentlichungen liest, ob nicht doch eine Flasche Wein am Tag zu verkraften wäre - oder zwei... Gruss Reinhard
>Du kommst mir vor wie ein Alkoholiker, der dauernd die medizinischen >Veröffentlichungen liest, ob nicht doch eine Flasche Wein am Tag zu >verkraften wäre - oder zwei... Haha! Aber auch verständlich, wenn er damit Geld sparen oder den Aufwand in Grenzen halten kann. Letztlich hilft nur: Ausprobieren! (Mit den Vias natürlich...)
Die Simulation geht davon aus daß du einen kompletten Lagenwechsel durchführst, ohne Stubs. Das ist aber nur der Fall wenn du zwischen Top und Bottom wechselst. Da man aber gerne seine HS-Signale in die inneren Lagen legt entstehen bei Durchgangslöchern Stubs. Abhilfe wären Sacklöcher (blind vias) oder auch nur Vias zwischen den Lagen (buried vias). Das macht dann die Platine teurer.
Rainer Hohn schrieb: > Also sagt mir wenn/wo ich falsche denke. Das Modell ist schon falsch - Ausgang und Eingangsmasse ohne Induktivität kurzgeschlossen - Der Treiber hat keine Impedanz (ich denke es sollte eine Stromquelle sein) - Hast Du wirklich ein differentielles 50 Ohm System? oder eher 100 Ohm. Am wenigsten schädlich sind Vias wohl im "Nahbereich" des Treibers. Bei 0.2ns tr sind dies maximal 2 cm. (gerechnet vom Chip über Bonddrähte zur Via). Alle anderen Vias würde ich vermeiden. Gruß Anja
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