Fehler beim Vergleichen zweier Signale

[Marcel (Gast)]

Hallo,

ich habe ein Modul welches zwei eingehende Signale(STD_LOGIC_VECTOR) 
vergleichen soll. Um zu sehen ob ein gewisser Schwellwert(threshold) 
überschritten wird, werden beide Signale in Integer umgewandelt.
 Gleichzeitig soll 'in_valid' und 'avail' gesetzt sein.

Im Xilinx ISE klappt der Syntaxcheck, aber bei der Simulation bekomme 
ich den Fehler "ERROR: In process chk_magn.vhdl:31"

library IEEE;
  use IEEE.STD_LOGIC_1164.all;
  use IEEE.NUMERIC_STD.all;


entity MAGNITUDE is
  generic(
    addr_width : integer := 22;
    magn_width : integer := 11;
    amp_width  : integer := 10
  );
  port(
  -- address    45 downto 23
  -- magnitude  22 downto 11
  -- amplitude  10 downto  1
  tuble       : in  STD_LOGIC_VECTOR(addr_width+magn_width+amp_width downto 0);
  in_valid    : in  STD_LOGIC;
  threshold   : in  STD_LOGIC_VECTOR(magn_width-1 downto 0);

  valid       : out STD_LOGIC
  );
end entity MAGNITUDE;


architecture behv_magn of MAGNITUDE is
  signal avail   : STD_LOGIC;
  signal magn_s  : STD_LOGIC_VECTOR(threshold'range);
begin
  avail    <= tuble(0);
  magn_s   <= tuble(magn_width+amp_width downto amp_width+1);
  valid    <= '1' when (((to_integer(unsigned(magn_s)) > to_integer(unsigned(threshold))) AND in_valid='1') AND avail='1')
          else '0';

end architecture behv_magn;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel schrieb:
> den Fehler "ERROR: In process chk_magn.vhdl:31"
Und wo ist die Zeile 31?

  valid    <= '1' when (((to_integer(unsigned(magn_s)) > to_integer(unsigned(threshold))) AND in_valid='1') AND avail='1')
          else '0';

Der Operator > ist auch für unsigned definiert und du kannst ein paar 
Klammern sparen:

  valid    <= '1' when (unsigned(magn_s) > unsigned(threshold)) AND in_valid='1' AND avail='1'
          else '0';