bko schrieb:
> Wo findet man die Zeitskala auf dem "SignalTap-Trace"?
> oder wie lang ist "der Counter 111" auf dem Bild?
Entschuldige, ich hatte keine Zeitskala eingefügt und deswegen beim
Bearbeiten der Grafik einfach abgeschnitten.
Der Counter ist 5 Takte einer 50MHz clock lang im Zustand 8'd111.
Georg A. schrieb:
> Bin jetzt nicht so fit in Verilog (br, schaut das Gestottere greislig
> aus), aber entweder hat der Simulator einen Bug oder du hast nicht den
> vollständigen Code gepostet.
Der vollständige Code wäre zu lang. Aber was den counter betrifft, so
wird er nur innerhalb dieses Codes verändert.
Lattice User schrieb:
> Zur Info:
> SignalTap == ChipsScope == Reveal (Altera,Xilinx,Lattice)
> Da sind entweder asynchrone Signal im Design oder Timing wurde nicht
> erfüllt.
Welche Signale meinst denn genau bei diesem Code, sodass dieser Fehler
auftritt?
Übrigens scheint es nicht nur ein paar Schritte zu überspringen.
Manchmal, setzt es gar nicht die Signale, wie es im Code steht!
Beispiel: Im Code oben steht beim Schritt 114, dass ein Register high
werden soll (sdram_wr <= 1'b1;), jedoch scheint es manchmal zufällig das
einfach zu "vergessen". Es befindet sich zwar mehrere Takte lang im
State 114, aber sdram_wr wird nicht high!