Hallo Miteinander,
ich bin kein VHDL Programmierer. Der Kollege dazu ist nicht erreichbar
und ich muss meine Hardware zum laufen kriegen.
Es gibt ein Signal (End_Of_Startup), wenn dieses mit dem ersten '1'
Impuls anliegt soll an einem Ausgang (Startup1) des Xilinc FPGA
Bausteins, der Ausgang auch auf '1' gehen und einige Zeit bzw. Takte
halten. Nach dem eine Taktzahl/Zeit erreicht ist soll es wieder auf '0'
gehen. So eine Art Ausschaltverzögerung.
Nun habe ich mit meine Unkenntnissen versucht so etwas im großen
vorhandene VHDL Code dazu reinzumachen. Da bisher der Eingang mit der
Bezeichnung End_Of_Startup einfach an den Ausgang mit der Bez. Startup1
gelegt wurde. Zwischen den beiden Ports habe ich nun versucht einen
Block reinzumachen, die eine bestimmte Aufgabe hat. Das Resultat ist
dass wenn am Eingang ein Impuls erfolgt dass der Ausgang genauso
aussieht ohne dass der Ausgang länger gehalten wurde.
Vielleicht entdeckt jemand den Fehler im Code. Vielen Dank. jens
Der Code mit Ausschnitten aus der Haupdatei und der Sub-Datei sieht
folgendermassen aus:
1 | ---------------------Main.vhd---------------------
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3 | -- Einbinden der Komponente Startup_Counter
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4 | component Startup_Counter is
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5 | Port ( IN_STARTUP1 : in std_logic; -- Input
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6 | CLK : in std_logic; -- Clock for timer
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7 | OUT_STARTUP1 : out std_logic); -- Output =
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8 | end component;
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9 |
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10 | -- .......................................................................
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11 | -- Begin of the Design Description
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12 | -- .......................................................................
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13 | begin
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14 | -- Connect each signal of the entities with the others
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15 | -- like in a schematic
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17 | STARTUP : Startup_Counter port map( IN_STARTUP1 => End_Of_Startup,
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18 | CLK => IntCLK5,
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19 | OUT_STARTUP1 => Startup1
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20 | );
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21 |
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22 |
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23 | ---------------------
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Die andere Datei mit dem Block Startup_Counter
1 | ---------------------Startup_Counter.vhd---------------------
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2 | -- ***********************************************************************
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3 | -- Include Libraries
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4 | -- ***********************************************************************
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5 | library IEEE;
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6 | use IEEE.STD_LOGIC_1164.ALL;
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7 | use IEEE.STD_LOGIC_ARITH.ALL;
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8 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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9 |
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10 | -- ***********************************************************************
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11 | -- Entity Definition
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12 | -- ***********************************************************************
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13 | entity Startup_Counter is
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14 | Port ( IN_STARTUP1 : in std_logic; -- input
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15 | CLK : in std_logic; -- Clock
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16 | OUT_STARTUP1 : out std_logic); -- Output
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17 | end Startup_Counter;
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18 |
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19 | -- ***********************************************************************
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20 | -- Architecture Description
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21 | -- ***********************************************************************
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22 | architecture Behavioral of Startup_Counter is
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23 |
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24 | -- .......................................................................
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25 | -- Internal Signals
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26 | -- .......................................................................
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27 | signal cnt : std_logic_vector(4 downto 0) := "00000";
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28 |
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29 |
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30 | begin
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31 |
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32 | process(CLK)
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33 | begin
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34 | --if rising_edge(CLK) then
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35 | if CLK'event and CLK = '1' then
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36 |
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37 | if IN_STARTUP1='1'
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38 | cnt <= "00000";
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39 | elsif cnt /=100 then
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40 | cnt <= cnt+1;
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41 | end if;
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42 |
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43 | if cnt=100 then
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44 | OUT_STARTUP1 <='0';
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45 | else
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46 | OUT_STARTUP1 <='1';
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47 | end if;
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48 |
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49 |
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50 | end if;
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51 | end process;
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52 |
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53 | end Behavioral;
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