Ausschaltverzögerung

[jens r. (jens72)]

Hallo Miteinander,
ich bin kein VHDL Programmierer. Der Kollege dazu ist nicht erreichbar 
und ich muss meine Hardware zum laufen kriegen.

Es gibt ein Signal (End_Of_Startup), wenn dieses mit dem ersten '1' 
Impuls anliegt soll an einem Ausgang (Startup1) des Xilinc FPGA 
Bausteins, der Ausgang auch auf '1' gehen und einige Zeit bzw. Takte 
halten. Nach dem eine Taktzahl/Zeit erreicht ist soll es wieder auf '0' 
gehen. So eine Art Ausschaltverzögerung.

Nun habe ich mit meine Unkenntnissen versucht so etwas im großen 
vorhandene VHDL Code dazu reinzumachen. Da bisher der Eingang mit der 
Bezeichnung End_Of_Startup einfach an den Ausgang mit der Bez. Startup1 
gelegt wurde. Zwischen den beiden Ports habe ich nun versucht einen 
Block reinzumachen, die eine bestimmte Aufgabe hat. Das Resultat ist 
dass wenn am Eingang ein Impuls erfolgt dass der Ausgang genauso 
aussieht ohne dass der Ausgang länger gehalten wurde.

Vielleicht entdeckt jemand den Fehler im Code. Vielen Dank. jens

Der Code mit Ausschnitten aus der Haupdatei und der Sub-Datei sieht 
folgendermassen aus:

---------------------Main.vhd---------------------

-- Einbinden der Komponente Startup_Counter 
component Startup_Counter is
Port (   IN_STARTUP1 : in std_logic;    -- Input
           CLK : in std_logic;     -- Clock for timer 
           OUT_STARTUP1 : out std_logic);  -- Output =   
end component;

-- .......................................................................
-- Begin of the Design Description
-- .......................................................................
begin
-- Connect each signal of the entities with the others
-- like in a schematic

STARTUP : Startup_Counter port  map(  IN_STARTUP1 => End_Of_Startup,
          CLK => IntCLK5,
          OUT_STARTUP1 => Startup1
           );


---------------------

Die andere Datei mit dem Block Startup_Counter

---------------------Startup_Counter.vhd---------------------
-- ***********************************************************************
-- Include Libraries
-- ***********************************************************************
library IEEE;   
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- ***********************************************************************
-- Entity Definition
-- ***********************************************************************
entity Startup_Counter is
Port ( IN_STARTUP1 : in std_logic;    -- input 
           CLK : in std_logic;     -- Clock 
           OUT_STARTUP1 : out std_logic);  -- Output 
end Startup_Counter;

-- ***********************************************************************
-- Architecture Description
-- ***********************************************************************
architecture Behavioral of Startup_Counter is

-- .......................................................................
-- Internal Signals
-- .......................................................................
signal cnt : std_logic_vector(4 downto 0) := "00000";


begin

process(CLK)
begin
  --if rising_edge(CLK) then
  if CLK'event and CLK = '1' then

    if IN_STARTUP1='1' 
      cnt <= "00000";
    elsif cnt /=100 then
      cnt <= cnt+1;
    end if;

    if cnt=100 then
      OUT_STARTUP1 <='0';
    else
      OUT_STARTUP1 <='1';
    end if;
  
  
  end if;
end process;

end Behavioral;

[Schlumpf (Gast)]

Kann es sein, dass cnt einfach über die 100 hinausschießt und dann 
OUT_STARTUP1 sofort wieder auf "1" geht?

[Lattice User (Gast)]

Mit 5 bits kann man nicht auf 100 zählen.

[Schlumpf (Gast)]

Lattice User schrieb:
> Mit 5 bits kann man nicht auf 100 zählen.

.. das stimmt wohl ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lattice User schrieb:
> Mit 5 bits kann man nicht auf 100 zählen.
Mit einer Simulation sieht man das nach spätestens 33 Takten...

[Schrei (Gast)]

Lothar Miller schrieb:
> Lattice User schrieb:
>> Mit 5 bits kann man nicht auf 100 zählen.
> Mit einer Simulation sieht man das nach spätestens 33 Takten...

Wäre ja schön wenn in diesem scheiß verdammt großen Gigabyte fressendem 
Webpack ein Simulator drin ist.

Ach das ist der Fall, ja dann...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lattice User schrieb:
> Mit 5 bits kann man nicht auf 100 zählen.
Aus diesem Grund empfiehlt es sich, für Zähler einen eingeschränkten 
Integer zu nehmen. Und dann ist das Modul schnell ganz übersichtlich:

library IEEE;   
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Startup_Counter is
Port ( CLK          : in std_logic;    
       IN_STARTUP1  : in std_logic;
       OUT_STARTUP1 : out std_logic);
end Startup_Counter;

architecture Behavioral of Startup_Counter is
signal cnt : integer range 0 to 100 := 0;

begin
  process begin
    wait until rising_edge(CLK):
    if IN_STARTUP1='1' 
      cnt <= 0;
    elsif cnt /=100 then
      cnt <= cnt+1;
    end if;

    if cnt=100 then
      OUT_STARTUP1 <='0';
    else
      OUT_STARTUP1 <='1';
    end if;
  end process;
end Behavioral;

BTW: VHDL ist eh schon eine "geschwätzige" Beschreibungssprache. Da 
brauchst du solche Kommentare eigentlich nicht mehr:

-- Include Libraries
library IEEE;   

-- Entity Definition
entity Startup_Counter is

Port ( IN_STARTUP1  : in  std_logic;    -- input 
       OUT_STARTUP1 : out std_logic);  -- Output

Die Kommentare sind redundant und bringen keinen Informationszugewinn. 
Eine schöne Formatierung hätte da mehr gebracht...