DDR2 Interface mit Coregenerator

[Alexander M. (maazie)]

Hallo,

ich versuche eine DDR2 Schnittstelle in meinem VHDL Design zu 
implementieren. Als Top Level verwende ich eine Schematic. Bisher stand 
mir jeder generiete IP Core als Bauteil in meinem persönlichen 
Bauteilordner zur Verfügung.
Kann mir jemand sagen wie ich den IP Core für die Schnittstelle in meine 
Schematic bringen kann?

Über einen Hinweis wäre ich sehr Dankbar!!

Mit besten Grüßen

maazie

[René D. (Firma: www.dossmatik.de) (dose)]

> Über einen Hinweis wäre ich sehr Dankbar!!

Bei Xilinx musst du den Core Generator MIG nutzen. Da bekommst du eine 
Example design raus, was du für dich anpassen musst.

[Alexander M. (maazie)]

Hallo René,

den MIG habe ich verwendet, meinen Speicherbaustein ausgewählt usw. und 
einen IP Core erzeugen lassen.
Meine Frage ist jetzt, wie komme ich an die Schnittstelle des 
Controllers ran, wie binde ich das ganze ding in meine Top Level 
Schematic ein? Oder geht das einbinden nur über ein Port map in VHDL? 
Bisher hat Xilinx ise aus einem IP Core immer ein Bauteil für die 
Schematic erzeugt, dass war allerdings bei MIG nicht der Fall. Ist das 
normal oder habe ich da irgend was übersehen oder vergessen zu machen?

Gruß Alex

[Duke Scarring (Gast)]

Alexander M. schrieb:
> Ist das
> normal oder habe ich da irgend was übersehen oder vergessen zu machen?
Das ist normal. Aus dem MIG fällt kein .sym-File mit raus. Du kannst es 
Dir aber selber erzeugen. Irgendwo gibt es den Punkt "Design Utilities 
-> Create schematic symbol".
Wenn Du Dir das erzeugte Symbol anschaust (siehe Anhang), solltest Du 
ernsthaft in Erwägung ziehen VHDL oder Verilog zu lernen.

Duke

[G.A. (Gast)]

wow hätte gar net erwartet das das symbol so aufgeräumt aussieht!! und 
die bitbreiten der signale sind auch angeben... ich hätte es schlechter 
erwartet