Schematic Eine Leitung aus einem Bus?

[Sven (Gast)]

Guten Abend
Gerade ein Problem gelöst stehe ich schon vor dem nächsten.

Ich habe einen 19 Bit Zähler zum Schematic symbol gemacht.
Eingang mit Takt verbunden und ausgang mit Ausgangspins (Led's)
Jetzt hätte ich aber gerne ein Bit (Das 4.) nochmal als inventirt 
ausgegeben.

Laut Tutorial soll dieses mit einem Bus Tap möglich sein. Nur verstehe 
ich mal wieder nicht wie das geht. Ich habe mein Tap gesetzt und über 
"Add net name" wie im tutorial den namen gesetzt. Doch irgendwie ohne 
Funktion.

Muss das signal nach dem Bus Tap Busname(4) heißen? wenn ja ergibt sich 
ein Problem beim belegen der Ausgangspins denn dort habe ich ja schon 
Busname 0-18
Wenn der Name Frei wählbar ist wo und wie besimme ich welche Leitung aus
dem Bus ich verwenden möchte?

Im anhand noch ein Bild vom Problem.
XLXN_3(18:0) ist der Bus
TLED soll erstmal genau das gleiche ausgeben wie XLXN_3(4)
Clkout vom Zähler gibt mir über VHDL code das Signal XLXN_3(4) aber 
schöner währe es eben das direkt über die Zeichnung zu lösen.

vielleicht wisst ihr ja was ich da wieder falsch mache :)

[Christian R. (supachris)]

Wenn du den Namen eines Signals im Schematic ändern willst, brauchst du 
einen Buffer. Dann kannst du am Eingang XLXN_3(4) dran schreiben und am 
Ausgang TLED. Dabei muss nur eine Strippe links dran, also muss niht 
unbedingt bis zum Bus gezogen werden, der findet das auch mit verteilten 
Netzen.

Gewöhn dir VHDL oder Verilog an! Diese Schematics haben keine echten 
Vorteile.

[W.S. (Gast)]

Sven schrieb:
> Muss das signal nach dem Bus Tap Busname(4) heißen?

Ja, so ungefähr, Busname[4] oder (4) - jedenfalls muß das abgezweigte 
Signal aus dem Portfolio des angezapften Busses entstammen und keinen 
anderen Namen haben. Wenn du es unter einem anderen Namen haben willst, 
dann nimm einen Buffer dazwischen.

Christian R. schrieb:
> Gewöhn dir VHDL oder Verilog an! Diese Schematics haben keine echten
> Vorteile.

Gewöhn dir einen größeren Horizont an!

Ansonsten haben Schematics mehrere echte Vorteile:

Ein des Schaltplan-Lesens kundiger Ingenieur kann sie lesen und 
verstehen - im Gegensatz zu VHDL und Verilog, denn die kann man erstmal 
nicht verstehen, sofern man sie nicht gelernt hat und gewohnt ist.

Ein Schematic bietet im Detail größere Sicherheit gegen übliche 
Schussel- oder VergessenHaben-Fehler. Beispiel: Verwechslung asynchrones 
Reset mit synchronem Reset, was einem bei VHDL oder Verilog durchaus 
passieren kann. Bei Schematics sucht man das passende Element raus 
(jedenfalls bei Xilinx. Bei Altera ist man da viel popliger bedient) und 
fertig. Oder Tristate-Ausgänge. Ist mir mal passiert, daß mit VHDL die 
ISE hartnäckig für jeden einzelnen Treiber eines 16 Bit 
Tristate-Ausganges noch einen zusätzlichen FF spendieren wollte, was 
aber ÜBERHAUPT nicht in meiner Absicht lag. Bei all den tollen 
Hardware-Beschreibungssprachen landet man nämlich häufig vor dem 
Problem: "wie bringe ich dem VHDL bloß bei, was ich MEINE und HABEN 
will?" Bei Schematics ist das einfach, geradezu selbstverständlich. 
Grandioses Beispiel für solchen Zoff bei VHDL: ein Komparator, der hi 
oder lo liefern soll je nach dem, ob eine Zahl in Form eines 
Input-Vektors kleiner als eine numerische Konstante ist oder nicht. Bei 
manchen Dingen kann man da eben keinen Vergleich hinschreiben, obwohl 
man genau das will und für die vorgesehene Funktion braucht. Die 
Literatur ist voll von Tips zum Typumwandeln in VHDL...

W.S.

[Harald F. (hfl)]

Nach diesem flammenden Plädoyer gegen VHDL und nach den allgemein 
bekannten Vorbehalten gegen die Schaltplaneingabe bleibt ja nur noch 
eines übrig: Verilog! Hab's doch immer schon gewusst! (Entschuldigt 
bitte, Leute, ich hatte heute einen komischen Tag.)

Harald

[W.S. (Gast)]

"flammend" ??

Junge, du bist bloß keinen wirklich starken Toback gewöhnt. "Flammend" 
geht ganz anders...

Aber mit Verilog hast du unfreiwillig Recht. Ich hatte den Fall schon 
mal, daß ich was in VHDL partout nicht so hingeprügelt bekommen hab, wie 
ICH das haben wollte - und mit nem Dreizeiler in Verilog war die Sache 
erledigt.

Allerdings hat Verilog hier in Europa nicht wirklich Freunde.

W.S.