Gast
#3177926
Hallo zusammen, ich habe ein Verständnisproblem bzgl. eines asynchronen/synchronen Designs in VHDL. Die Schaltung besteht aus einer Komponente, die ein Takt-Eingangssignal und einen Dateneingang besitzt. Die Daten sollen aus der Komponente mit einem langsameren Takt seriell hinaus getaktet werden. Jetzt habe ich mir überlegt, dass man die Daten vorher in einer FiFo zwischenspeichern sollte. Der serielle Takt wird durch einen Taktteiler aus dem höher frequenten Eingangstakt erzeugt. Ist das Design damit synchron oder asynchron? Mit welchem Takt muss nun die FiFo bestrieben werden? Beste Grüße Lukas