Xilinx Setup and Hold zeiten

[Jürgen P. (Gast)]

Hallo zusamen,

ich habe für meine I/O Pins bisher keine Timing Constraints angegeben. 
Lediglich meine Takte haben Constraints
Gibt es eine Möglichkeit, sich die aktuell erreichten Setup und Hold 
Zeiten dennoch anzusehen, um zumindest ein erstes Gefühl hierfür zu 
bekommen? Wo finde ich diese in der Xilinx ise?

Später werde ich für die kritischen Pins dann noch entsprechende 
Constraints zufügen.

Viele Grüße,
Jürgen

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jürgen P. schrieb:
> meine Takte haben Constraints
Takte... Wieviele denn?

> Wo finde ich diese in der Xilinx ise?
Such mal nach dem static timing analyzer

> ich habe für meine I/O Pins bisher keine Timing Constraints angegeben.
Macht auch nur dann Sinn, wenn diese Signale einen Bezug zum Takt 
haben...

[Jürgen P. (Gast)]

Lothar Miller schrieb:
> Jürgen P. schrieb:
>> meine Takte haben Constraints
> Takte... Wieviele denn?

einige, aber alle Taktübergänge unter Kontrolle. Jedes MII Interface 
bringt schon 2 Takte mit, Entkopplung funktioniert über RAM Blöcke und 
Einsynchronisieren der Steuersignale in die neue Clock Domain.

>
>> Wo finde ich diese in der Xilinx ise?
> Such mal nach dem static timing analyzer
Den hatte ich schon gefunden, habe aber festgestellt, wo die Option zu 
finden ist, dass er die Unconstrained Pahts ebenfalls analysierren soll. 
Das ist per default deaktiviert.

>
>> ich habe für meine I/O Pins bisher keine Timing Constraints angegeben.
> Macht auch nur dann Sinn, wenn diese Signale einen Bezug zum Takt
> haben...
Jepp, ist mit bewusst, der Bezug ist im Datenblat ja angegeben

Viele Grüße,
  Jürgen