Modelsim Signale von Sub-Komponenten

[Jan (Gast)]

Hallo,

ich habe ein hierarchisches VHDL-Design (Top-Entity mit 
Sub-Komponenten). Dieses möchte ich mit Modelsim simulieren.

Leider kann ich mir nicht die Signale der Unterkomponenten der 
Top-Entity ansehen.

Z.B. kann ich die Signale in der top entity sehen:

add wave sim:/tb_top_entity/dut/*

Wenn ich mir aber die Signale der Unterkomponenten anschauen möchte, 
kann ich mir schon Signale dieser anzeigen lassen, sie haben aber andere 
Bezeichnungen..

add wave sim:/tb_top_entity/dut/comp1/*

Optimiert Modelsim das Design und benennt die Signale um??

Grüße,
Jan

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jan schrieb:
> Optimiert Modelsim das Design und benennt die Signale um??
Nein. Ein Simulator hat nichts zu optimieren.

> Wenn ich mir aber die Signale der Unterkomponenten anschauen möchte,
> kann ich mir schon Signale dieser anzeigen lassen, sie haben aber andere
> Bezeichnungen..
Ja, das kann an der Port-Schnittstelle zum Submodul schon mal passieren. 
Das kannst du dann aber in der Portliste sehen.

Man könnte mehr sagen, wenn du mal Beispielcode hier anhängen würdest 
(mit Endung *.vhdl bitte).

[Jan (Gast)]

Kann mir anscheinend die internen Signale in den Subkomponenten 
anschauen, aber nicht die Port-Signale.

Das anfügen von Quellcode bringt hier nichts schätze ich.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jan schrieb:
> Kann mir anscheinend die internen Signale in den Subkomponenten
> anschauen, aber nicht die Port-Signale.
Du machst etwas falsch...

> Das anfügen von Quellcode bringt hier nichts schätze ich.
Na gut, wenn du meinst. Aber dann hätte man gewusst, worum es geht. Und 
statt Raten hätte man dir etwas raten können..

[auch Hans (Gast)]

Lothar Miller schrieb:
> Jan schrieb:
>> Optimiert Modelsim das Design und benennt die Signale um??
> Nein. Ein Simulator hat nichts zu optimieren.

Stimmt so nicht. ModelSim hat die Möglichkeit ein Design zu optimieren 
um die Simulationsgeschwindigkweit zu erhöhen. Dann fallen teilweise 
Signale weg, bzw. können im Waveform View nicht mehr betrachtet werden. 
Sowas passiert z.B. auch bei Output-Ports in VHDL, denen ein internes 
Singal zugewiesen wird.

Startet man die Modelsim-Tools mit -novopt ist die Optimierung 
ausgeschaltet und alle Signale sind sichtbar.

Die Optimierung ist soweit ich weiss aber nur bei den teureren 
ModelSim-Versionen dabei.

[Andreas (Gast)]

Hallo

>ModelSim hat die Möglichkeit ein Design zu optimieren.

Weiterhin kann man sämtliche Variablen mit dem Paramter

+acc=v

sichtbar machen.