Gast
#3207316
Hallo, ich habe ein hierarchisches VHDL-Design (Top-Entity mit Sub-Komponenten). Dieses möchte ich mit Modelsim simulieren. Leider kann ich mir nicht die Signale der Unterkomponenten der Top-Entity ansehen. Z.B. kann ich die Signale in der top entity sehen: add wave sim:/tb_top_entity/dut/* Wenn ich mir aber die Signale der Unterkomponenten anschauen möchte, kann ich mir schon Signale dieser anzeigen lassen, sie haben aber andere Bezeichnungen.. add wave sim:/tb_top_entity/dut/comp1/* Optimiert Modelsim das Design und benennt die Signale um?? Grüße, Jan