Nexys3 und User Constraints

[FPGA-Neuling (Gast)]

Hallo,

Ich habe eine recht einfache und vermutlich auch wenig intelligente 
Frage.
Ich habe mein ein Nexys3 gekauft, um meinen Horizont in Sachen VHDL und 
FPGAs zu erweitern.

Beim Nexys3 liegt nun ein User Constraints File mit den Pin-Locations 
bereits bei. Natürlich sind hier viele Dinge definiert, die ich fürs 
erste nicht brauche, sodass ich gerne eine eigene UCF verwenden würde.
Nun zu meiner Frage. Kann das FPGA beschädigt werden, wenn ich Pins, die 
vom FPGA nach außen, zum Beispiel an eine LED oder einen Schalter, 
geführt werden, nicht im UCF erwähne und diese vielleicht nicht richtig 
"konfiguriert" werden. Oder stelle ich mir die Funktion der UCF im 
Moment ganz falsch vor?


Viele Grüße,
FPGA-Neuling

[berndl (Gast)]

sei froh, wenn du eine gescheite/richtige .ucf hast! Wenn also nicht nur 
Pins sondern z.B. auch der I/O Standard oder die Treiberstaerke da drin 
steht (anhand Schaltplan einmal pruefen).
Dann hast du fuer deinen Design halt viele unbenutzte Signale, die setzt 
du einfach (falls inout oder out) auf 'Z'. Dann passiert am Board 
nichts.
Du hast dann zwar einen etwas groesseren top-level, aber der Vorteil 
ist, du kannst genau diese .ucf fuer alle deine Projekte verwenden.

[bko (Gast)]

Aber bei inout und 'z' könnte es sein das der Pin floatet, wenn dann
kein externel Pullup/Pulldown am Pin hängt ist dies evtl. nicht gut.

Es ist eigentlich von der externen Beschaltung abhängig wie
man die unbenutzten Pins belegt;

Generell kann man irgentwo in der ISE einstellen ob man
die unbenutzen pins alle auf pullup,pulldown oder offen-lassen will:
Aus dem Sparten3-Datenblatt:
>For all I/O pins that are unused in the application after
>configuration, this option defines whether the I/Os are individually
>tied to VCCO via a pull-up resistor, tied ground via a pull-down
>resistor, or left floating. If left floating, the unused pins should be
>connected to a defined logic
(Bitstream Options Seite 117: 
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf)

Ich hab die ISE hier immer auf pullup stehen, und die wenigen pins
die einen pulldown/0/1 brauchen, habe ich extra im UCF/Toplevel mit
Pulldown/0/1 vesehen.

Unabhägig davon gibt es die Pin-beschaltung während der Konfiguration:
(Configuration Seite 45 im ds099)
>When HSWAP_EN is tied Low, user I/Os
>have pull-ups during configuration. The Dedicated configuration
>pins (CCLK, DONE, PROG_B, M2, M1, M0,
>HSWAP_EN) and the JTAG pins (TDI, TMS, TCK, and
>TDO) always have a pull-up resistor to VCCAUX during configuration,
>regardless of the value on the HSWAP_EN pin.
Also bei mir ist da alles auf pullup, dann fliest halt zu den wenigen 
externen pulldown-Widerständen etwas Strom (uA) bei der Config.

und hier wards schon mal diskutiert:
Beitrag "Default für "Unused IOB Pins" bei Xilinx FPGAs"

[bko (Gast)]

uuups: externel -> externer