Hallo, Ich hätte da eine Frage zu dem angehängten Logikelement. Der Screenshot ist Teil einer Aufgabenstellung, in dem mithilfe dieses Logikelements verschiedenste Schaltungen realisiert werden sollen, zB. Zähler Paritätsgeneratoren Addierer etc.. Meine Frage: Lässt es sich allgemein sagen, wann man den D-FF benötigt und wann nicht, also bei welcher Art von Schaltung, die man versucht aufzubauen?
Angehängte Dateien:
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abcd.png
96 KB
Ganz allgemein gesagt: Das D-FF wird dann benötigt, wenn man mit der Flanke eines Übernahmesignals den Wert am Eingang des FF auf den Ausgang übertragen und dort bis zur nächsten Flanke des Übernahmesignals "einfrieren" will.
Oder andersrum: das Flipflop wird nicht benötigt, wenn das Logikelement eine reine kombinatorische Logikfunktion übernehmen soll (deren Ergebnis hinterher nicht mit einem Takt gespeichert wird). Wenn z.B. ein 7-fach UND-Gatter Realisiert werden soll, dann müssen zwei solcher Logikelemente hintereinander geschaltet werden, das erste davon braucht dann sicher keinen Takt. BTW diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang.
Dem fehlt auch noch der set und der reset Eingang fürs INIT. Scheint von einem Prof zu kommen, die Schaltung.
ich gehe mal davon aus, dass die sowas hören wollen, wie "wenn sich der Ausgang der LUT nie ändert, speichert das FF auch keine relevanten Werte" wenn du LUT also für alle Eingänge 0 liefert, tun (2) und (3) in der Schaltung nichts (mit Ausnahme der ersten Initialisierungsflanke)
oder: wenn der MUX immer auf D steht. Auf Funktionsseite: wenn nichts gespeichert werden muss (Die Schaltung keine internen Zustände hat), braucht man keine FFs. je nachdem, wie die Frage genau gestellt ist...
Weltbester FPGA-Pongo schrieb im Beitrag #3307071: > Dem fehlt auch noch der set und der reset Eingang fürs INIT. Scheint von > einem Prof zu kommen, die Schaltung. INIT wird durch die Konfiguration gewährleistet, ein dedizierter SET/RESET ist somit überflüssig. Hochachtungsvoll,
Lothar Miller schrieb: > BTW > diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang. Kann durch eine Rückkopplung vermittels der internen Routingresourcen (nicht im Bild; bspw. Verbindung OUT an IN1) nachgebildet werden. Somit ist ein dedizierte CE nicht zwingend nötig. Hochachtungsvoll,
>> diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang. >Kann durch eine Rückkopplung vermittels der internen Routingresourcen >(nicht im Bild; bspw. Verbindung OUT an IN1) nachgebildet werden. Somit >ist ein dedizierte CE nicht zwingend nötig. HUMBUG.
MCUA schrieb: >>> diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang. >>Kann durch eine Rückkopplung vermittels der internen Routingresourcen >>(nicht im Bild; bspw. Verbindung OUT an IN1) nachgebildet werden. Somit >>ist ein dedizierte CE nicht zwingend nötig. > HUMBUG. TROLL http://www.ddpp.com/DDPP3_mkt/c07samp1.pdf Fig. 7-21 Hochachtungsvoll,
Prof. Xilinx schrieb: >>> Somit ist ein dedizierte CE nicht zwingend nötig. >> HUMBUG. > TROLL Lustich... Um die Diskussion wieder ein wenig von der zwischenmenschlichen Ebene zur Sache zurückzuführen: Klar kann man ein Clock-Enable durch einen Multiplexer am Flipflopeingang nachbilden. Aber das wird bei handelsüblichen FPGAs nicht gemacht (im Besonderen auch deshalb, weil ein solches "händisches" CE die Daten des Flipflops unnötig verschlechtern würde). Und das meinte ich mit meiner Aussage, dass im Bild vom ersten Post der bei FPGAs übliche CE-Eingang fehle...
<>>> diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang. >>>Kann durch eine Rückkopplung vermittels der internen Routingresourcen >>>(nicht im Bild; bspw. Verbindung OUT an IN1) nachgebildet werden. Somit >>>ist ein dedizierte CE nicht zwingend nötig. >> HUMBUG. >TROLL Eine Ersatzschaltung (die man ja -nichts neues- für alles irgentwie machen kann) davon hat nur Nachteile! Und deswegen machts auch keiner. (Nichtmal kleine PLDs haben das nicht). Und deswegen ist es HUMBUG.
MCUA schrieb: > <>>> diesem Flipflop fehlt was ganz Wichtiges: der Clock-Enable Eingang. >>>>Kann durch eine Rückkopplung vermittels der internen Routingresourcen >>>>(nicht im Bild; bspw. Verbindung OUT an IN1) nachgebildet werden. Somit >>>>ist ein dedizierte CE nicht zwingend nötig. >>> HUMBUG. >>TROLL > Eine Ersatzschaltung (die man ja -nichts neues- für alles irgentwie > machen kann) davon hat nur Nachteile! Und deswegen machts auch keiner. > (Nichtmal kleine PLDs haben das nicht). > Und deswegen ist es HUMBUG. "Ersatzschaltung" ist was anderes, bitte vor Verwendung Fachtermini schlau machen -> http://de.wikipedia.org/wiki/Ersatzschaltung Hier ist es eine konfigurierbare (Universal-)Schaltung mittels derer die gewünschte SPezialschaltung wie mit einem Baukastensystem "konfektionieren kann. Das nennt sich programmierbare Logic und nicht HUMBUG. In einer Sachdiskussion gehört es sich , Nachteile auch zu bennenen und nicht nur zu behaupten. Ja, es ist Wahlkampf, da schaltet man das Denkorgan schon mal ab. Aber in der Elektronik gehört nun mal mehr dazu als pauschal von "macht keiner, da nur Nachteil" unbewiesen und unbelegt auf den Tisch zu knallen. Auch die Begründung "die Daten des Flipflops unnötig verschlechtern würde" befriedigt nicht wirklich, da sie nebulös bleibt. Welche "Daten" werden verschlechtert? und wieso "unnötig"? Wahrscheinlich meint man Leistungsdaten. Welche? Die Fläche wird sicherlich nicht kleiner wenn ein dediziertes CE implementiert wird. Ebenso dürfte es dem Clock-Tree designern nicht gefallen, da eine zusätzlich Varianz in der parasitären Kapazität resultiert. Mehr Probleme die Last des Clocktrees auszubalancieren. Und "händisch" entspricht auch nicht der Realität, da wird nix per Hand ausgeführt, das erledigt der mapper resp fitter. Der wandelt die Beschreibung auf die primitive um. vielleicht spart es ja einige Metalllayer, das CE nicht in das FF zu integrieren. Nochmal, den FF fehlt das CE nicht, es ist keine wie hier unterschwellig behauptet wird akademisch-pathologische Schaltung oder gar "HUMBUG". Ob, welche und unter welchen Randbedingungen ein integriertes CE Vorteile verschafft wissen wir nicht. Auch nicht zu welchen Preis. Also müßen wir davon ausgehen das die Realisierung beider Varianten berechtigt ist. Wer nicht glaubt das solche CE-losen FF real eingesetzt werden sollte sich ein paar Minuten zu lesen eine technischen Publikation verwenden (z.B. http://www.eecg.toronto.edu/~jayar/pubs/brown/survey.pdf ) anstatt gedankenlos ins Forum zu plärren. Ja, ich weiss, es ist Wahlkampf, da ist dergleichen üblich. Aber wer sich Politiker als Vorbild setzt ist selber Schuld. Hochachtungsvoll,
Mann, was eine Haarspalterei. Von einem, der die Realität nicht kennt. Dann nenn es eben Vergleichsschaltung oder Ähnlichschaltung oder wie auch immer. Es ist nur Definitinssache, wie man es nennt, auch wenn es 10x in WIKI so oder so steht. > Wer nicht glaubt das solche CE-losen FF real eingesetzt werden sollte >sich ein paar Minuten zu lesen eine technischen Publikation verwenden Achnee. Sollst du wirklich (noch) jemanden gefunden haben, der das (noch) einsetzt. Fast bei allen 74er-IC ist kein CE vorhanden. Das heisst aber noch lange nicht, dass man es bei realen Schaltungen heute so macht. (Zudem, auch wenn bei der Schalt (c07samp1.pdf 7.21) logisch gesehen das selbe rauskommt. Sie hat wie gesagt nur Nachteile, ua mehr Aufwand, langsamer, FF-Takt kann nicht disab. gesch. werden. Also, was sonst als HUMBUG. (den auch fakt. kein Hersteller macht))
MCUA schrieb: > Mann, was eine Haarspalterei. Von einem, der die Realität nicht kennt. Persönliche beleidigungen sin ein sicheres Zeichen a) für das Fehlen von sachargumenten b) manglende Fähigkeit zur Selbstkritik oder Einsicht von Fehlern Und eine Diskussion ob eine Variante "Humbug" oder legitime Alternative ist, ist keine Haarspalterei. > Dann nenn es eben Vergleichsschaltung oder Ähnlichschaltung oder wie > auch immer. Es ist nur Definitinssache, wie man es nennt, auch wenn es > 10x in WIKI so oder so steht. Das ist kein wiki sondern das "offiziele" Xilinx Lehrbuch digital design http://www.xilinx.com/univ/digital_xds.htm > > >> Wer nicht glaubt das solche CE-losen FF real eingesetzt werden sollte >>sich ein paar Minuten zu lesen eine technischen Publikation verwenden > Achnee. > Sollst du wirklich (noch) jemanden gefunden haben, der das (noch) > einsetzt. > Fast bei allen 74er-IC ist kein CE vorhanden. Das heisst aber noch lange > nicht, dass man es bei realen Schaltungen heute so macht. Das zitierte paper handelt nicht von 7400, sondern von marktüblichen programmierbaern IC's. > > (Zudem, auch wenn bei der Schalt (c07samp1.pdf 7.21) logisch gesehen das > selbe rauskommt. funktionale identisch ist für Sie ein Synonym für Humbug ? Vielleicht reden wir ja anneinander vorbei, aber ich höre bei HUMBUG das Wort "Schwindel" oder "völliger Unsinn". Und das ist ein Vorwurf den keiner unwidersprochen auf sich belässt. > Sie hat wie gesagt nur Nachteile, ua mehr Aufwand,langsamer, FF-Takt kann nicht disab. gesch. werden. > Also, was sonst als HUMBUG. (den auch fakt. kein Hersteller macht)) Da wieder HUMBUG = Schwindel, keine Nennung von Belege (links), nur Mutmassungen. Verwendung von Universalquantoren ("keiner") - Indiz für nicht hinterfragte Verallgemeinerung. > FF-Takt kann nicht disab. gesch. werden. Technisches Detail: Der Takt wird über dedizierte Tatktmultiplexer abgeschaltet, aber nicht am FF selber über das CE. Das Kippen des FF wird über ein Load Control verhindert, nicht aber über einen Schalter im Taktpfad (http://www.egr.msu.edu/classes/ece410/mason/files/Ch11.pdf P. 11.27) Das Schalter im Taktpfad "böse" sind, ist noch nicht bei Ihnen angekommen. Oder? Also bitte überdenken Sie Ihre Formulierung; mit "zuweilen genutzte Design-alternative" wäre ich einverstanden. Hochachtungsvoll,
Balduin Bastelkit schrieb: > Das Schalter im Taktpfad "böse" sind, ist noch nicht bei Ihnen > angekommen. Oder? Naja, kommt drauf an. Xilinx betreibt seit einer Weile "Gated Clock" um die Verlustleistung zu reduzieren...
Christian R. schrieb: > Balduin Bastelkit schrieb: >> Das Schalter im Taktpfad "böse" sind, ist noch nicht bei Ihnen >> angekommen. Oder? > > Naja, kommt drauf an. Xilinx betreibt seit einer Weile "Gated Clock" um > die Verlustleistung zu reduzieren... Meines Wissens werden dazu ganz "Quadranten" abgeschaltet (also dedicated clock multiplexer genutzt) nicht einzelne FF per CE. BTW wäre eine korrekte Zitierweise: > Balduin Bastelkit schrieb: >Technisches Detail: Der Takt wird über dedizierte Tatktmultiplexer >abgeschaltet, aber nicht am FF selber über das CE. Das Kippen des FF >wird über ein Load Control verhindert, nicht aber über einen Schalter im >Taktpfad (http://www.egr.msu.edu/classes/ece410/mason/files/Ch11.pdf P. 11.27) >Das Schalter im Taktpfad "böse" sind, ist noch nicht bei Ihnen >angekommen. Oder? Bitte nicht mal schnell einen einzelnen Satz aus dem Zusammenhang reissen und einem Argument "dem Hörensagen nach" gegenüberstellen. Nach meinem Kenntnisstand befindet sich tatsächlich im FF kein Schalter im Taktpfad (ausser den erwähnten Clocktreiber). Ich lass mich aber gern über den technischen Fortschritt diesbezüglich aufklären. Aber nur mit Beleg. MfG,
>BTW wäre eine korrekte Zitierweise:
Ein ganz Genauer ;-) Wo ist die Fußnote?
>Das Schalter im Taktpfad "böse" sind, ist noch nicht bei Ihnen >angekommen. Oder? Ich lach mich tot. Bei 'Ihnen' ist noch nicht angekommen, dass man nicht HIFI-Boxen in Hamsterkästen verwandeln soll, oder Schrauben am Auto durch Nieten ersetzen soll. Und wer schreibt das? Der (Prof. Xilinx = Balduin Bastelkit), der sich nichtmal traut, unter gleichem Namen zu schreiben. Selten solch ein Geschwaaaafel gelesen. >Also bitte überdenken Sie Ihre Formulierung; mit "zuweilen genutzte >Design-alternative" wäre ich einverstanden. Gut, nennen wir es HumBug. >Das zitierte paper handelt nicht von 7400, sondern von marktüblichen >programmierbaern IC's. "marktüblich"? Ich lach mich tot. ----------------- Und nochmal, wie geschrieben, dieses KappesDing hat (wie Nieten am Auto) nur Nachteile, keine Vorteile.
MCUA schrieb: > Und wer schreibt das? > Der (Prof. Xilinx = Balduin Bastelkit), der sich nichtmal traut, unter > gleichem Namen zu schreiben. > > Selten solch ein Geschwaaaafel gelesen. > Und wieder kein Sachargument, nur persönliche Angriffe und Schmähungen. >>Also bitte überdenken Sie Ihre Formulierung; mit "zuweilen genutzte >>Design-alternative" wäre ich einverstanden. > Gut, nennen wir es HumBug. > Die goldene Brücke steht ihnen immer noch offen, das killfile aber auch. >>Das zitierte paper handelt nicht von 7400, sondern von marktüblichen >>programmierbaern IC's. > "marktüblich"? > Ich lach mich tot. Ja bitte, das würde den Durchschnitts-IQ deutlich heben. > Und nochmal, wie geschrieben, dieses KappesDing hat (wie Nieten am Auto) > nur Nachteile, keine Vorteile. Belege bitte! Hochachtungsvoll, BTW: Hier das Blockbild des Adaptive Logic Modules im Stratix VI: http://www.altera.com/literature/hb/stratix-iv/stx4_siv51002.pdf Fig 2.6 Man beachte das Fehlen des CE und die Rückführung des Q-Ausgangs auf die 4er-LUT.
>Ja bitte, das würde den Durchschnitts-IQ deutlich heben. Senken. Falsch gerechnet. Von einem der Schizophren (IQ=0?) ist. >> Und nochmal, wie geschrieben, dieses KappesDing hat (wie Nieten am Auto) >> nur Nachteile, keine Vorteile. >Belege bitte! Bereits mehrmals genannt.
MCUA schrieb: >>Ja bitte, das würde den Durchschnitts-IQ deutlich heben. > Senken. Falsch gerechnet. Von einem der Schizophren (IQ=0?) ist. > >>> Und nochmal, wie geschrieben, dieses KappesDing hat (wie Nieten am Auto) >>> nur Nachteile, keine Vorteile. >>Belege bitte! > Bereits mehrmals genannt. ??? Ihre Postings enthalten keinen einzigen Link, die Nachteile werden zwar behauptet aber nicht nachgewiesen. Einen Link auf eine Publikation wie ich verschiedentlich gebraucht habe, ist nötig um Ihren Aussagen wenigstens Glaubwürdigkeit zu verleihen. Vielleicht trägt WP-interen Seite zur Belegpflicht zum Verständniss der Notwendigkeit von belegen bei: http://de.wikipedia.org/wiki/Wikipedia:Belege Ohne Belege ist sind Ihre Behauptungen nicht nachprüfbar. Hochachtungsvoll,
>Ohne Belege ist sind Ihre Behauptungen nicht nachprüfbar.
Von einem Nicht-Schizophrenen schon.
MCUA schrieb: >>Ohne Belege ist sind Ihre Behauptungen nicht nachprüfbar. > Von einem Nicht-Schizophrenen schon. Kein Sachargument, nur persönlicher Angriff und Schmähung. Hochachtungsvoll,
>>>Ohne Belege ist sind Ihre Behauptungen nicht nachprüfbar. >> Von einem Nicht-Schizophrenen schon. >Kein Sachargument, nur persönlicher Angriff und Schmähung. Falsch. Ist Sachargument.
MCUA schrieb: >>>>Ohne Belege ist sind Ihre Behauptungen nicht nachprüfbar. >>> Von einem Nicht-Schizophrenen schon. >>Kein Sachargument, nur persönlicher Angriff und Schmähung. > Falsch. Ist Sachargument. PLONK Vorsicht Troll, bitte nicht füttern.
>Vorsicht Troll, bitte nicht füttern.
Du (und das sogar in 2 'Personen') bist doch der, der hier gefüttert
werden will.
Ich würde doch bitten, bei allen Meinungsverschiedenheiten, sich stets grammatikalisch korrekt und höflich auszutauschen, so wie es hier in diesem Kurzfilm nachgerade Beispielhaft gezeigt wird: http://www.youtube.com/watch?v=h2bt8MSGxlM Hier noch in Textform: http://www.ta7.de/txt/film/film0003.htm
Balduin Bastelkit schrieb: >> Naja, kommt drauf an. Xilinx betreibt seit einer Weile "Gated Clock" um >> die Verlustleistung zu reduzieren... > > Meines Wissens werden dazu ganz "Quadranten" abgeschaltet (also > dedicated clock multiplexer genutzt) nicht einzelne FF per CE. Laut Dem Xilinx Paper wird der Clock direkt auf dem CLB für jeweils 8 FlipFlops abgeschaltet: http://www.xilinx.com/support/documentation/white_papers/wp370_Intelligent_Clock_Gating.pdf Und Figure 2 zeigt sogar, dass da ein Schaltelement im CLK Pfad sitzt.
Christian R. schrieb: > Laut Dem Xilinx Paper wird der Clock direkt auf dem CLB für jeweils 8 > FlipFlops abgeschaltet. Genau dasselbe tut Altera auch (e.g. Stratix III Handbook, nach "labclkena1" suchen). Zusammen mit der Möglichkeit, Regional- oder Dual-Regional Clocks (Auch Xilinx hats im Angebot) kann man messbar was einsparen. Mit beiden, A. & X., im (Lab-)CE-Boot könnte man durchaus von "Best Practice" sprechen.
Christian R. schrieb: > Balduin Bastelkit schrieb: >>> Naja, kommt drauf an. Xilinx betreibt seit einer Weile "Gated Clock" um >>> die Verlustleistung zu reduzieren... >> >> Meines Wissens werden dazu ganz "Quadranten" abgeschaltet (also >> dedicated clock multiplexer genutzt) nicht einzelne FF per CE. > > Laut Dem Xilinx Paper wird der Clock direkt auf dem CLB für jeweils 8 > FlipFlops abgeschaltet: > http://www.xilinx.com/support/documentation/white_papers/wp370_Intelligent_Clock_Gating.pdf > Und Figure 2 zeigt sogar, dass da ein Schaltelement im CLK Pfad sitzt. Nein Xilinx zeigt nicht, das der Takt an einzelnen FF abgeschaltet wird. Hier werden wie bei allen anderen Clock Gating Varianten Teile des clock-trees abgeschaltet: Der Clocktree ist eine regelmäßige Baumstruktur aus hintereinander geschalteten "High FanOut" Treibern. Wird eine von diesen abgeschaltet (Trennung von der Stromversorgung?) togglen seinen Ausgänge nicht mehr - der Takt wird nicht weitergeleitet. Deshalb kann Xilinx ja auch nur FF in Blöcken (fine grain) und nicht einzeln abschalten. ( http://en.wikipedia.org/wiki/Clock_gating -> "Clock gating saves power by adding more logic to a circuit to prune the clock tree." ; http://dict.leo.org/ende/index_de.html#/search=to%20prune ) Das Bild 2 zeigt auch nach meinem Verständnis keinen Schalter oder Gate sondern einen 8-fach Treiber mit enable. Es also nich das Clock Enable der FF genutzt, aber auch nicht die BUFGMUX. Aber dennoch werden wie dargelegt Teile des Clock-trees geschaltet, nicht der clock-pfad selbst. Meines Erachtens rührt das Missverständniss daher das die Bezeichnung "Clock enable" die Funktion beschreibt (Takt unwirksam), es aber fälchlicherweise angenommen wird, damit wäre die Schaltungstechnik beschrieben (Takt mit Schalter abschalten). So wird das auch im Text des bereits zitierten Lehrbuches (http://www.ddpp.com/DDPP3_mkt/c07samp1.pdf) hervorgehoben: "While the name "clock enable" is descriptive, the extra input's function is not obtained by controlling the clock in any way whatsoever. Rather, as shown in Figure 7. 21(a), a 2-input multiplexer controls the value applied to the internal flip-flop D-Input" Hochachtungsvoll,
Peter K. schrieb: > Christian R. schrieb: >> Laut Dem Xilinx Paper wird der Clock direkt auf dem CLB für jeweils 8 >> FlipFlops abgeschaltet. > > Genau dasselbe tut Altera auch (e.g. Stratix III Handbook, nach > "labclkena1" suchen). Zusammen mit der Möglichkeit, Regional- oder > Dual-Regional Clocks (Auch Xilinx hats im Angebot) kann man messbar was > einsparen. Ja, das ist die übliche Stromspartechnik Teile des Clock trees abzuschalten. Hat aber wenig mit dem CE eines FlipFlops zu tun. > Mit beiden, A. & X., im (Lab-)CE-Boot könnte man durchaus von "Best > Practice" sprechen. Klingt sehr interessant, ist aber unverständlich. Bitte erläutern oder Link angeben was mit "A. & X., im (Lab-)CE-Boot" gemeint ist. Hochachtungsvoll,
Balduin Bastelkit schrieb: >> Mit beiden, A. & X., im (Lab-)CE-Boot könnte man durchaus von "Best >> Practice" sprechen. > > Klingt sehr interessant, ist aber unverständlich. Bitte erläutern oder > Link angeben was mit "A. & X., im (Lab-)CE-Boot" gemeint ist. Nochmals ausgedeutscht, falls es noch anderen zu kryptisch war: Nachdem beide "grossen" Firmen, Altera und Xilinx, einen Lab-Wide-Clock-Enable benutzen, würde ich davon ausgehen dass dies die Lösung ist, die sich in der Industrie durchgesetzt hat.
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