Leistung des Altera de2 ausreizen

[Tungdil B. (tungdil_b)]

Hallo,
ich bräuchte mal hilfe bei der Umsetzung von multiplizierern.
Und zwar hat mein Prof mir den Auftrag gegeben ich soll ein ALtera de2 
evaluation board mithilfe von multiplizierern an seine grenzen führen.
Allerdings habe ich keine Ahnung wie ich 36 multiplizierer effizient 
instanziieren kann.
Für Antworten und anregungen wäre ich sehr dankbar
MFG
Tungdil Bomgartner

[Duke Scarring (Gast)]

Tungdil Bomgartner schrieb:
> Allerdings habe ich keine Ahnung wie ich 36 multiplizierer effizient
> instanziieren kann.
Das kommt darauf an. Für mich wäre effizient, das mit einer for-loop zu 
lösen. Für Dich ist wahrscheinlich copy&paste effizienter.

Duke

[Tungdil B. (tungdil_b)]

das is dann aber auch wieder was sequentielles
geht das nicht synchron
bei nem spaghetti programm kann ich das board wohl eher nicht an sein 
grenzen führen

[K. L. (Gast)]

Das FPGA hat doch nicht nur Multiplier. Auch wenn alle benutzt sind, ist 
das FPGA nur damit allein ziemlich leer. So ein Unsinn. Dein Professor 
sollte mal lieber Zeit darauf verwenden, euch sinnvoll nutzbare Dinge 
beizubringen.

[Duke Scarring (Gast)]

Tungdil Bomgartner schrieb:
> das is dann aber auch wieder was sequentielles
> geht das nicht synchron
Nein. In VHDL beschreibt eine for-loop parallele Hardware.
Um die Verwirrung komplett zu machen, kann man in Testbenches mit 
for-loops natürlich auch sequentielles Verhalten nachbilden.

Duke

[K. L. (Gast)]

was einfach dadurch erklärt werden kann, dass Software immer sequenziell 
ist und hardware immer parallel