Altera Modelsim, Signale bleiben auf U

Johannes Scherle Gast #3233316
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Hallo ihr alle,

ich habe mit Quartus ein Design erstellt in dem ich gemischt vhdl files 
und shematics verwendet habe. Meine top level entity ist ein shematic, 
das wiederum auch wieder einen block enthält in dem sich ein shematic 
verbirgt. Nun möchte ich das Ganze simulieren. Dazu hab ich mit dem 
Testbench Template Writer eine Testbench geschrieben.

Mein Problem ist nun folgendes:

1. Ich kann nicht auf die Signale der Sub-Shematics zugreifen, die ich 
zu Fehleranalyse aber auch gerne anschauen würde. Gibt es eine 
Möglichkeit die sichtbar zu machen?

2. Werden in der Waveform der Simulation nur die Signale richtig 
angezeigt, die ich selbst beschreibe (clock und ein Eingangssignal). 
Alle anderen Signale bleiben auf 'U'.

Hat jemand eine Idee?

Viele Grüße

Johannes
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Johannes Scherle Gast #3238044
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Hallo nochmal,

um das Problem abschließend aufzuklären, es lag an drei Dingen:

1. Wie von den Vorposter schon richtig gesagt, kann Modelsim wohl keine 
bdf Schematics simulieren. Lösung: Alle bdfs (inkl. Sub-Schematics) in 
hdl files umwandeln und die bdf files aus dem Projekt entfernen.

2. Habe ich als clockdivider eine FPGA interne PLL benutzt, die auch 
nicht simuliert werden konnte. Ein selbstgeschriebener clkdivider hat 
hier Abhilfe geschaffen.

3. Eine Megafunction eines Bus-Multiplexers konnte auch nicht simuliert 
werden, da Modelsim die librarys gefehlt haben, die man erst per Hand 
hätte kompilieren müssen. Auch hier habe ich letztendlich das dann 
selbst geschrieben.

Viele Grüße

Johannes
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