RC-Glied ohne Schmitt-Trigger als Tatverzögerung

[Martin S. (schuetzo)]

Hallo,

ich bastle zur Zeit an einem VGA-Projekt und verwende dabei ein 
Shift-Register mit folgender Teilbeschaltung (Vcc = 5V):

                      7410
                 s---|----\   |-------------------|
                     |NAND|---| LD\               |
Clock --------o------|----/   |                   |
              |               |        SHIFT-REG  |
              *---------------| CLK    74HC165    |
                              |-------------------|

Ich hätte jetzt gerne, dass CLK genau dann steigt, wenn LD\ sinkt und 
"genau dann" muss bei 25,175MHz im ns-Bereich liegen. Dafür muss ich 
also bei * den Takt um ca 10-20 ns verzögern. Nach kurzer Suche hab ich 
dann die Idee RC-Glied + Schmitt-Trigger gefunden. Allerdings hat der 
Schmitt-Trigger schon 15 ns Propagation-Delay und noch dazu wäre das 
Ergebnis ja invertiert.

Die Frage ist jetzt reicht für das CLK-Signal ein RC-Glied mit Poti und 
ohne Schmitt-Trigger oder gibt es noch eine andere Möglichkeit, die ich 
bis jetzt übersehen habe?

Danke schon im Voraus für die Antworten
schuetzo

[spess53 (Gast)]

Hi

>Die Frage ist jetzt reicht für das CLK-Signal ein RC-Glied mit Poti und
>ohne Schmitt-Trigger oder gibt es noch eine andere Möglichkeit, die ich
>bis jetzt übersehen habe?

Gatterlaufzeiten nutzen.

MfG Spess

[Uwe (Gast)]

Nen AND oder OR mit beiden Eingängen zusammengeknüppert von der gleichen 
Familie wie das 7410 NAND.

[Martin S. (schuetzo)]

Hi Spess

die Idee mit den Gatterlaufzeiten hatte ich bereits, aber um genau die 
selbe Latenz zu kriegen müsst ich ja noch ein NAND-Gatter verwenden und 
das würde mit wieder meine Clock invertieren. Außerdem weichen die 
Zeiten von den Bauteilen ja auch voneinander ab.

MfG

[Löter (Gast)]

Vor beide Eingänge ein XOR.  Bei einem den zweiten Eingang auf 1, beim 
anderen auf 0.

[Martin S. (schuetzo)]

Das wäre eine Möglichkeit. Aber kann ich ausschließen, dass tPHL und 
tPLH um mehr als 1 ns abweichen bei einem XOR? Die selbe Fraqge stelle 
ich mir auch bei den Delays in verschiedenen Bauteilen der selben 
Gatter.

[M. N. (Gast)]

Martin S. schrieb:
> Das wäre eine Möglichkeit. Aber kann ich ausschließen, dass tPHL und
> tPLH um mehr als 1 ns abweichen bei einem XOR?

Wenn es tatsächlich um 1ns geht, dann machst Du etwas falsch.

[Georg G. (df2au)]

Warum nicht einfach Längswiderstand und Kondensator nach Masse? 10kOhm 
und 1000pF sind 10ns - und vermutlich reproduzierbarer als 
Gatterlaufzeiten.

[Martin S. (schuetzo)]

Na gut, 1 ns war dann doch etwas übertrieben :)
Allerdings hätte ich schon gerne, dass es relativ klein ist, da beim 
VGA-Signal die Zeit für 1 Pixel ca 40 ns beträgt und ich nur einen 
möglichst kleinen Teil davon verlieren möchte.

Allerdings ist auch noch keiner auf meine Frage bezüglich des RC-Glieds 
eingegangen, denn meiner Meinung nach wäre das (sofern es funktioniert) 
eine Lösung bei der ich die Latenz auch noch einstellen kann und keine 
zusätzlichen Gatter-Bausteine verbauen müsste.

[spess53 (Gast)]

Hi

>10kOhm und 1000pF sind 10ns - und vermutlich reproduzierbarer als
>Gatterlaufzeiten.

Wir reproduzierbar sind die Schaltschwellen der Gatter?

MfG Spess

[Martin S. (schuetzo)]

@Georg:

Meinst du, dass der verzögerte Spannungsanstieg das Shift-Register 
stören könnte? Denn in Punkto Reproduzierbarkeit gebe ich dir recht.

[micha54 (Gast)]

Hallo,

kann es sein, daß das Datenblatt nach der negativen PL-Flanke für einige 
Zeit keine Änderung am CP erlaubt ? Und nach der positiven eine gewisse 
Wartezeit einzuhalten ist ?

Dann wäre Deine Schaltung ein Betrieb außerhalb der Spezifikation ?

In diesem Fall ist das Verhalten des IC eher zufällig, je nach 
Hersteller, Charge oder Themperatur.

Also überleg Dir evtl. lieber ein Konzept, das auf jeden Fall 
funktioniert.

Gruß,

Michael

[M. N. (Gast)]

Martin S. schrieb:
> Allerdings hätte ich schon gerne, dass es relativ klein ist, da beim
> VGA-Signal die Zeit für 1 Pixel ca 40 ns beträgt und ich nur einen
> möglichst kleinen Teil davon verlieren möchte.

Dann mußt Du die Pixel-Ausgabe eben neu synchronisieren. Dafür sind doch 
die D-FFs da.

[Martin S. (schuetzo)]

@micha54:

Meinst du die Angabe von tREC oder etwas Anderes?
Was meinst du genau mit der Wartezeit nach einer positiven Flanke?

Das Verhalten wäre eigentlich durch die Functional Description so 
abgedeckt wie ich es mir vorstelle.

[Georg G. (df2au)]

spess53 schrieb:
> Wir reproduzierbar sind die Schaltschwellen der Gatter?

Mit Sicherheit nicht schlechter als die Laufzeiten. Und bei den kurzen 
notwendigen Verzögerungen geht es auch schnell genug durch die verbotene 
Zone.

In der Praxis funktioniert es gut.