ISE HW-SW-Cosimulation Spartan 6

Incanus Gast #3263837
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Hallo,
Ich habe mein Projekt komplett durchsimuliert und alles läuft prima in 
der Simulation. Der nächste Schritt ist eine HW-SW-Cosimulation.
Ich stelle bei Simulation unter "behavioral" bei meiner UUT unter Source 
Properties ein : "enable hardware Co-Simulation". Wenn ihc jetzt auf der 
Top-Level Testbench auf Simulate behavioral gehe, erhalte ich folgende 
Fehlermeldung:
 The switch -hwcosim_clock <clock_port_name> must be specified for 
hardware cosimulation.
Ihm fehlt also offensichtlich eine CLK, wie genau und wo genau kann bzw. 
muss ich die denn spezifizieren und wie muss das ganze aussehen ?

Viele Grüße
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Incanus Gast #3263879
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FPGA-Freund schrieb im Beitrag #3263865:
> ANSTATT in Software auf der HW simuliert wird

Dafür gibt es eine weitere simulationsmöglichkeit (bzw. Testmöglichkeit) 
wo NUR auf der HW der ganze Code läuft. Bei einer Cosimulation werden 
nur bestimmte Teile auf den FPGA ausgelagert und laufen dort.
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Incanus Gast #3264807
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FPGA-Freund schrieb im Beitrag #3263880:
> Geht das nur mit bestimmten boards oder kann das jedes board?

Das ist eine gute Frage. Ich nutze in dem Beispiel einige vom 
Core-Generator erzeugten Cores, die Speziell für den Sparten 6 lx150t 
erstellt wurden und bekomme eine weitere Fehlermeldung:
ERROR:NgdBuild:604 - logical block 'Name' with Type 'Typ' could not be 
resolved. A Pun name misspelling can cause this, a missing edif or ngc 
file, case mismatch between blockname and the edif oder ngc file name, 
or the misspelling of a type name. Symbol ' Typ' is not supported in 
target 'spartan6'.
ERROR: Xflow - Program ngdbuild returned error code 2.Aborting flow 
execution...
Die Cores wurden aber exakt für den verwendeten Spartan erstellt, nur 
eingestellt habe (musste...) ich ja einen anderen, da dieser nicht in 
der Auswahlliste steht.
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