Flash Requirements und mein schlechtes Englisch

[Steven (. (ovular)]

Es geht um ein ICE40 von Lattice, und ich habe 
Übersetzungsschwierigkeiten

• The PROM must operate at 3.3V or 2.5V in order to trigger the iCE40 
FPGA’s power-on reset circuit.

Das PROM soll bei 3,3V oder 2,5V funktionieren, damit der Power-On-Reset 
des iCE40 ausgelöst werden kann. Hier stellt sich mir die Frage ob nicht 
auch 3V gehen...

Ich hoffe mir kann jemand auf die Schnelle helfen.
Danke schonmal!

Gruß
Steven

[Rene H. (Gast)]

Ich würde mal sagen: nein. Sonst würde nicht "or" stehen sondern "to".

Im Zweifelsfall testen.

Grüße,
René

[Steven (. (ovular)]

Mhm ok, und was soll das "in order" bedeuten in dem Zusammenhang?

Gruß
Steven

[dagfagr (Gast)]

Steven () schrieb:
> Mhm ok, und was soll das "in order" bedeuten in dem Zusammenhang?

"... damit ..."

Also ungefähr so:

> The PROM must operate at 3.3V or 2.5V in order to trigger the iCE40
FPGA’s power-on reset circuit.

Das PROM muss auf 3,3V oder 2,5V betrieben werden, damit es den Power-On 
Reset des iCE40 FPGA triggern kann.

[Steven (. (ovular)]

Ah ok, das hört sich für mich entlastend an. Vielen Dank erstmal.

Das PROM muss den Power-On-Reset sowieso nicht triggern, weil er eh mehr 
als 200µs benötigt um zu starten.

Hier der Fall:

The PROM must be ready to accept commands 10 μs after meeting its 
power-on conditions. In the PROM data
sheet, this may be specified as tVSL or tVCSL. It is possible to use 
slower PROMs by holding the CRESET_B input
Low until the PROM is ready, then releasing CRESET_B, either under 
program control or using an external
power-on reset circuit.

So wie ich das verstehe, muss ich sowieso den Reset seperat ansteuern. 
(ist aber kein Problem ein µC ist sowieso vorgesehen, der das übernehmen 
könnte)

Ich denke also das passt.

Gruß
Steven

[Christian R. (supachris)]

Ich denke da gehts aber eher um den I/O-Spannungsbereich des FPGA. Denn 
der Flash triggert ja eigentlich nix, oder ist das sowas wie die Xilinx 
Proms, die auch Master sein können? Ein normaler Flash ist ja nur ein 
Slave, der vom FPGA aktiv ausgelesen wird.

[Steven (. (ovular)]

Vielleicht weil die LVDS Standards bei 2,5 oder 3,3V liegen. Aber wenn 
die IOs 2,5V und 3,3V können, können die auch 2,8V... oder bin täusch 
ich mich?

Gruß
Steven

[Christian R. (supachris)]

Das hat sicher nichts mit LVDS zu tun, sondern damit auf welche Spannung 
die jeweiligen I/O Zellen optimiert sind. Und das sind nun mal nur ganz 
enge Bereiche um die eingestellte Spannung herum. Offenbar kann diese 
Bank dort nur 2.5V und 3.3V IO Spannung, da müsstest du jetzt ins 
Datenblatt schauen, ob bei 3,3V Einstellung 3,0V auch noch 
funktionieren.