Vivado für neue Bausteine oder doch lieber ISE?

Gast #3323141
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Ich soll  muss  darf einen Kintex-Baustein einsetzen, in den 3 Designs 
eines alten Spartan 3E hinein sollen. Diese werden 4x platziert, der 
Eingang mit der 4fachen Frequenz abgetastet und das ganze multiplext.
Vom Tempo her müsste es gehen, weil der Spartan nur auf 50MHz geht, vom 
Platz her reicht es rechnerisch auch.

Die Frage wäre nun, ob man für die Kintex-bausteine unbedingt Vivado 
nutzen muss, bzw  sollte. Meine Befürchtung geht dahin, dass Vivado 
einfach noch zu viele Macken haben könnte und da nicht viel läuft. 
Ausserdem müsste ich mich erst einarbeiten. Andererseits ist damit zu 
rechnen, dass Xilinx über die ISE die neuen Bausteine nicht mehr lange 
unterstützen wird. Dann stehe ich in 12 Monaten auf dem Schlauch.

Kann ich ein ISE-Design bauen (sicherheitshalber nur in VHDL, keine 
Symbole) und es dann in Vivado später weiterpflegen? Ist also ISE in 
vivado integriert?

Oder muss (kann???) es einmal in Vivado konvertiert werden?
Gast #3323182
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Hallo,

PlanAhead Projekte lassen sich importieren. Ob und wie gut es 
funktioniert kann ich nicht sagen. ISE Projekte lassen sich direkt nicht 
importieren. Aber wenn du nur VHDL Quellen hast, dann sollte es doch 
kein Problem sein ein neues Projekt mit Vivado zu erstellen und die 
Quellen hinzuzufügen.

Wenn du dein Projekt von ISE/PlanAhead zu Vivado integrieren willst, 
dann kommst du definitiv nicht an der Überführung deiner Constraints 
vorbei. Vivado versteht nur noch SDC bzw. XDC Constraints.

Grüße
SMK
Gast #3329107
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Ich würde für die neuen Xilinx Chips zu Vivado greifen, da ISE ja nicht 
mehr weiter gepflegt wird. Ich habe jetzt ein paar Projekte mit dem 
Xilinx Zynq und Vivado durchgeführt und konnte soweit keine "Macken" 
fesstellen.

Mir persöhnlich gefällt die GUI und Bedienung von Vivado eh besser. Wenn 
du zukunftsorientiert handeln willst, steigst du auf Vivado um. 
Irgendwann wird die Einarbeitung so oder so notwendig werden. Vivado ist 
bei den neuen Xilinx Chips halt stand der Technik.

SDC steht für "Synopsis Design Constraints" und wird schon seit längerem 
von vielen Herstellen im Bereich der FPGA Technik genutzt (nur Xilinx 
unterstützt dieses Format erst seit Vivado).

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