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Top Level als Schematic ausführen?
Gast
#3338637
Oft hat man Desings, in denen man einige große Module hat, die auf Top Level Ebene nurnoch zusammengeführt werden müssen. Das höchste der Gefühle ist dann mal ein Logisches NOT. Ist es in so einem Fall sinnvoll, diese ebene als schematic auszuführen? Wie verhält es sich dann mit den nicht-standard Datentypen in den Ports der Module, also zB irgendwelche Records, hat die ISE damit Probleme?
Gast
#3338649
mal anders rum gefragt: Welchen Vorteil hat es fuer dich, mit einem proprietaeren Tool eines Herstellers einen Top-Level 'zu malen'? Da kann auf einen Baustein eines anderen Herstellers nix portiert werden... Meine Meinung: Alles in HDL (Verilog oder VHDL) und lieber ein Top-Level Blockdiagramm mit einem Tool deiner Wahl malen
Gast
#3339114
berndl schrieb: > mal anders rum gefragt: Welchen Vorteil hat es fuer dich, mit einem > proprietaeren Tool eines Herstellers einen Top-Level 'zu malen'? > > Da kann auf einen Baustein eines anderen Herstellers nix portiert > werden... > > Meine Meinung: Alles in HDL (Verilog oder VHDL) und lieber ein Top-Level > Blockdiagramm mit einem Tool deiner Wahl malen Du hast völlig recht, daran habe ich nicht gedacht. Das sollte Grund genug sein, darauf zu verzichten. Danke. Empfehle ich auch. Ich hab das auch mal probiert einen TopLevel Schaltplan zu malen, aber ist nur nervig. Selbst kleinste Änderungen werden ganz schnell nervig. Mit Generics ist es auch gruselig.... Ich persönlich finde es eigentlich ganz gut, aber kleinere Änderungen können in der Tat wirklich aufwendiger werden. Sehr lange habe ich mit der Xilinx Software gearbeitet und dort ist es kein Vergnügen. Seit dieser Woche beschäftige ich mich mit Altera Quatrus II und ich muss wirklich zugeben, dass diese Software viel besser ist. Keine Probleme mit UCF-Fles, bessere Bedienung, bessere Hilfedateien etc., kompilieren ist sehr viel schneller, Top Level Schematic macht in diesem Tool wirklich Sinn und vor allem stellt die Software mehr Informationen bereit. Z.B. Variablen/Parametern von Blöcken, Pin-Zuweisungen usw. usw. Ich erwäge nun wirklich komplett zu Altera zu wechseln. In Firmen ist TopLevel Schematic sehr hilfreich, um Funktionen innerhalb des CPLDs/FPGAs besser zu erklären. Bei Xilinx wird der Schaltplan in VHDL etc. übersetzt, man kann also sehr wohl ohne Probleme wechseln. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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