Probleme mit VHDL Beschreibung

Michael schrieb:
> Was mache ich falsch?
Das da:
> Sobald ich aber auf Post-Translate Simulation umschalte
Gib einfach Constraints an, dann brauchst du die Timing-simulation 
nicht.

> Gibt es sonst noch Anmerkungen zu meinem Code.
Jede Menge asynchroner Signale, die nicht einsynchronisiert werden:
    if ACLK = '1' and ACLK'event then
        when ADDR =>
          if(pm_all = '1' and pm_alh = '1') then
          :
          if(pm_wr = '1') then
Das wird dir seltsamste Effekte bescheren. Denn die Takte haben keinen 
Phasenbezug zueinander.


Statt das zigmal zu kopieren:
    if RESETn = '0' then
  STATE <= RESET;
    end if;
hätte es gereicht, diesen synchronen Reset einfach ganz hinten hinter
    end case;
zu schreiben. Denn in einem Prozess "gewinnt" die letzte Zuweisung an 
ein Signal...

> Gibt es sonst noch Anmerkungen zu meinem Code.
Häng besser die vhd Dateien hier einzeln an. Nur die wenigsten ziehen 
sich den Schuh an, dein Porjekt zu entpacken und bei sich aufzusetzen 
(man kann es z.B. auch nicht, wenn man mit dem Handy surft...).

Michael schrieb:
> Ich dachte bei einem Funktionieren Design sollte die auch ohne Probleme
> laufen.
Ja, schon, aber welchen Nutzen versprichst du dir?

> Die Signale pm_all, pm_alh, pm_wr sind relativ langsam (mindestens 3
> FPGA Takte lang) und Triggern eine Zustandsmaschine. Ich dachte nicht,
> dass so noch ein ungewolltes Verhalten auftreten kann.
Jedes asynchrone signal hat das Potential, deine FSM durcheinander zu 
bringen. Das hatten wir gestern wieder mal im 
Beitrag "Re: Drehgeber (rotary encoder) - VHDL"

> Danke das du dir die Mühe gemacht hast.
Keine Ursache, aber ich habe auch nicht das ganze Projekt aufgesetzt, 
sondern nur die VHDL Dateien rauskopiert...  ;-)