TDC - Time to Digital

[Sebastian (Gast)]

Hallo zusammen,

bin auf der Suche nach einem TDC der folgende Randbedingungen erfüllen
muss, in der Hoffnung einer von Euch kennt hier noch alternativen:

4 Kanäle
Doppelpulsauflösung: <=10ns
Genauigkeit: <=1ns
Messbereich von 10ns-1us
Kontinuierliche Messung möglich, d.h. keine Verzögerungen/Totzeiten bei
neuer Messung
Der Baustein muss Messwerte bzw. Timestamps min. mit einer Rate von
100MS/s liefern können

Bis jetzt bin ich auf den
acam TDC-GPX
gestoßen welcher aber die Datenrate nicht ganz packt und den
TI THS788
dieser braucht aber für meinen Einsatzzweck knapp 3W was ich, wenn es
alternativen gibt, vermeiden möchte.

Ich muss damit positive sowie negative Flanken vermessen

Kennt von Euch noch einer weitere möglichkeiten bzw. Hersteller außer
acam, TI und MSC?

Danke schon einmal für Eure Hilfe

Gruß Sebastian

[Lukas K. (carrotindustries)]

Mit 1ns Auflösung hast du ja noch recht gemächliche Anforderungen. Da 
tut es ja nen Takt mit 1GHz zu haben und mit dem und nem Zähler das 
Eingangssignal zu verarbeiten. Wird dann nen ziemliches PECL-Grab, also 
teuer und stromhungrig.

Andere Idee: das Eingangssignal durch einen 1:4 ... 1:8 
Mux/Schieberegister schieben und dann auf einen FPGA, der kann dann aus 
dem verbreiterten und damit langsamerem Datenstrom die Pulsweiten 
herausklamüsert. Mit ein bisschen Kreativität sollte das "verbreitern" 
auch mit einem der in manchen FPGAs vorhandenen Transceiver zu schaffen 
sein.

[Uwe Bonnes (Gast)]

Eine offene FPGA Implementierung ist unter
http://lekernel.net/blog/2011/09/open-source-tdc-core-for-fpgas/
zu finden.

[Sebastian (Gast)]

Lukas K. schrieb:
> Mit 1ns Auflösung hast du ja noch recht gemächliche Anforderungen. Da
> tut es ja nen Takt mit 1GHz zu haben und mit dem und nem Zähler das
> Eingangssignal zu verarbeiten. Wird dann nen ziemliches PECL-Grab, also
> teuer und stromhungrig.

Ja theoretisch könnte man das mit hohem Takt hinbekommen, doch bin ich 
auf einen Altera V der mit max. 200MHz läuft angewiesen. Somit fällt das 
weg...

Lukas K. schrieb:
> Andere Idee: das Eingangssignal durch einen 1:4 ... 1:8

Werde ich mal in betracht ziehen

Uwe Bonnes schrieb:
> Eine offene FPGA Implementierung ist unter
> http://lekernel.net/blog/2011/09/open-source-tdc-core-for-fpgas/
> zu finden.

Hast du damit schon Erfahrung? Bzw. lässt sich das so "einfach" 
implementieren oder muss man da Klimmzüge vollbringen damit man die 
carry delay line an der richtigen Stelle im FPGA hat und die 
Timings/Laufzeiten auch einhalten kann?



Danke auf jeden Fall für Eure Ideen.

Gruß Sebastian