Cyclone5 PLL lock Problem

[Oliver (Gast)]

Hallo zusammen

Bei einem Design mit dem 5CGXFC7D6F31C6N und Quartus 13.1 habe ich dass 
Problem dass eine PLL, welche an eine andere gehängt ist, nicht lockt. 
Im Anhang ein Bild davon. Die erste PLL hat 12MHz ein und 12MHz aus, die 
zweite 135MHz aus. Ist natürlich nur ein Beispiel, im fertigen Design 
siehts dann anders aus und es kommen noch mehr PLLs dazu, aber es reicht 
um das Problem zu demonstrieren.
Nun, ich habe keine Ahnung warum das nicht geht. Es hängt ein bisschen 
von der Platzierung ab, an gewissen Orten funktioniert die PLL, sobald 
dann aber noch andere dazukommen siehts wieder anders aus es gibt 
Kombinationen bei der dann die eine geht, die andere nicht, alles sehr 
undurchsichtig und nicht nachvollziehbar.
Das Ganze läuft auf einer eigenen Hardware. Momentan wird die Speiung 
der PLLs von einem externen linearen Netzteil übernommen um switching 
noise Probleme auszuschliessen.
Es ist auch so dass es entweder immer oder nie geht, also die PLL nicht 
von locked in nicht locked und zurück fällt oder so. Auch bei mehreren 
Power-Ups bleibts immer gleich.
Hatte jemand schon ähnliche Probleme oder kann mir sonst mit seiner 
Erfahrung weiterhelfen? Bin schon kurz vor der Verzweiflung :-)

Danke!
Oliver

[T.U.Darmstadt (Gast)]

Bei Altera muss man Frequenzeinstellungen vornehmen. Ist das richtig 
geschehen?

[Oliver (Gast)]

Du meinst Frquenz der Eingangs- und Ausgangsclock? Ja die stimmt. 
Einstellen kann man auch noch die Bandbreite der PLL. Altera empfiehlt 
die erste auf Low und die weiteren auf High zu setzen. Die erste ist auf 
Low, bei der anderen spielts keine Rolle was ich einstelle, lockt nie.

[Harry (Gast)]

Ist das denn der richtige PLL-Ausgang  (1. PLL) ?

[Oliver (Gast)]

Gibt's auch noch einen falschen? :-)

[Harry (Gast)]

Naja, je nachdem ob man den PLL-Ausgang an einen FPGA-Pin legen möchte 
...
ja

[Oliver (Gast)]

Ok, grundsätzlich möchte ich den nicht auf einen Pin legen, er ist jetzt 
nur aus Debug-Zwecken dort dran. Ausserdem gehts von überall her auf 
einen Pin, dann halt einfach über eine Global-Clock Leitung (was er in 
diesem Fall auch macht). Erhöht den Jitter, ist aber in diesem Fall 
Wurst, funktioniert auch nicht ohne dass der Clock auf einem Pin 
ausgegeben wird.

[bko (Gast)]

Evtl. hilft es den Reset der zweiten Pll um ein paar Takte aus der
ersten PLL zu verzögern?
also :
Counter-clk an den Takt der ersten Pll und der Reset dieses Counters 
ausnahmsweise asyncron vom  lock-Ausgang der ersten PLL.
Bin mir nichtmehr ganz sicher [Kalkriesel] aber bei einem älteren X*x
Baustein musste das auch mal so gemacht werden mein ich ...

[Rolf (audiorolf)]

Oliver schrieb:
> die Bandbreite der PLL.
wo stellt man die ein?

[Heinz (Gast)]

Locked die erste PLL überhaupt? Ich würde den RST Pin der ersten mal 
manuell schalten. Im MegaWizard kannst du auch noch Auto Reset 
einschalten.