Fragen zur Design Hierarchy in Xilinx ISE

[Sarah (Gast)]

Hi,
ich hab da gerade einen Knoten im Kopf....
In meinem Projekt habe ich als Top meinen VHDL Code und dem 
untergeordnet habe ich einen Verilog Code von einem Kollegen. Bei der 
Implementierung bekomme ich die Meldungen, daß die Signale, die ich für 
die Kommunikation gedacht habe, als unbenutzt rausgeworfen wurden. Wie 
funktioniert das richtig?
Was ich gemacht habe ist prinzipiell das hier:
VHDL:
Port (spi_miso : out std_logic
      SPI_mosi : in std_logic
      und so weiter.... );
architecture behavioural of blahblah is
     signal verilog_miso : in std_logic;
     signal verilog_mosi : out std_logic;
end behavioural ;


Verilog:

module alle_signale;
output verilog_miso;
input verilog_mosi;
.
.
.
end module

Also ich habe im Top meine Ports die nach draussen gehen, reiche die 
(nach Bearbeitung) als Signal weiter. Im untergeordneten Teil habe ich 
die Signale vom Top als Ein/Ausgänge.
Liege ich da total verkehrt? Ich hatte jetzt nicht wirklich was 
gefunden, was mir da weiterhilft.
Wie geht es richtig?
Danke,
Sarah :-)

[Sarah (Gast)]

Ich muss dazu noch anmerken, daß ich vorher noch nie was mit Verilog 
gemacht hatte...
:-) Sarah

[Tom W. (Gast)]

Geht das überhaupt, das so zu mischen?
Ich weiss, dass man bei den RAM Modellen in Verilog immer einen VHDL 
wrapper braucht um es zu simulieren.

[Duke Scarring (Gast)]

Sarah schrieb:
> Wie funktioniert das richtig?
Arbeitest Du mit Xilinx?
Falls ja, im XST User Guide gibt es einen Abschnitt über "Mixed 
Language Support". Der könnte Dich weiterbringen.

Duke

[Sarah (Gast)]

Danke Duke :-)
Letztendlich ist es ja Instantiating. Eigentlich ganz einfach.
Wenn Jemand mal auf dieselbe Frage kommt hier was zu Lesen:
http://vhdlguru.blogspot.fr/2012/06/how-to-mix-vhdl-and-verilog-files-in.html
http://vhdlguru.blogspot.fr/2010/03/usage-of-components-and-port-mapping.html

:-) Sarah

[Tom W. (Gast)]

Guter Link, prima!