Fragen zur Design Hierarchy in Xilinx ISE

Hi,
ich hab da gerade einen Knoten im Kopf....
In meinem Projekt habe ich als Top meinen VHDL Code und dem 
untergeordnet habe ich einen Verilog Code von einem Kollegen. Bei der 
Implementierung bekomme ich die Meldungen, daß die Signale, die ich für 
die Kommunikation gedacht habe, als unbenutzt rausgeworfen wurden. Wie 
funktioniert das richtig?
Was ich gemacht habe ist prinzipiell das hier:
VHDL:
Port (spi_miso : out std_logic
      SPI_mosi : in std_logic
      und so weiter.... );
architecture behavioural of blahblah is
     signal verilog_miso : in std_logic;
     signal verilog_mosi : out std_logic;
end behavioural ;


Verilog:

module alle_signale;
output verilog_miso;
input verilog_mosi;
.
.
.
end module

Also ich habe im Top meine Ports die nach draussen gehen, reiche die 
(nach Bearbeitung) als Signal weiter. Im untergeordneten Teil habe ich 
die Signale vom Top als Ein/Ausgänge.
Liege ich da total verkehrt? Ich hatte jetzt nicht wirklich was 
gefunden, was mir da weiterhilft.
Wie geht es richtig?
Danke,
Sarah :-)