Timingproblem bei Fifo mit rd- und wrclk

[Heiner (Gast)]

Hallo,

ich programmieren eine Cyclone III mit QuartusII 12. Ich habe eine 
Datenverbindung zu einem FTDI Chip mit 60MHz. Andere Teile des FPGAs 
arbeiten mit einem 125MHz Takt. Nun habe ich ein Fifo aus den Altera 
Megafunktions welches rdclk und wrclk anschlüsse besitze. Dieses benutze 
ich zwei mal In das eine Fifo soll mit 60MHz geschrieben und mit 125MHz 
gelesen werden. In der 2. Fifo wird mit 125MHz geschrieben und mit 60MHz 
gelesen. beim Compilieren habe ich folgenden Fehler:

"Timing requirements not met"

Die Clocks habe ich in einem sdc file definiert. Was muss ich noch tun 
um diesen Taktdomänenübergang zu managen?

Viele Grüße
Heiner

[Christoph Z. (christophz)]

Heiner schrieb:
> In der 2. Fifo wird mit 125MHz geschrieben und mit 60MHz
> gelesen. beim Compilieren habe ich folgenden Fehler:
>
> "Timing requirements not met"

Normalerweise sind die Fehlermeldungen etwas aussagekräftiger. Also hier 
welcher Pfad schuld ist, dass die requirements nicht eingehalten werden 
konnten.

Untersuche mal alle Logfiles und lies auch mal alle Warnings durch, gut 
möglich, dass du da noch mehr Hinweise findest, wo dein Problem zu 
suchen ist.