Forum: FPGA, VHDL & Co. Eingang mit bestimmten Wert setzen


von Sascha (Gast)


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Hi,
programmiere gerade für die Uni einen seriellen Multiplier und bin auch 
soweit fertig. TestBench läuft ohne Fehler durch.
Ich habe eine done signal eingearbeitet, das mir Anzeigt dass die 
Berechnung fertig ist. Nun möchte ich das bei neuen Daten (auch wenn 
gerade eine Berechnung stattfindet) das ProcessRegister gelöscht wird, 
damit später das done Signal nicht zweimal auftreten kann. Es handelt 
sich um ein Shiftregister.

So hätte ich es gerne problem ist das initValue => '1' & (others => '0') 
das kann ich nicht so schreiben. Und ein constant signal würde ich mir 
auch gerne sparen.

processingShiftReg : entity work.ShiftReg(RTL)
generic map (
   WIDTH => WIDTH + 1
)
port map (
   clock     => clock,
   reset     => reset,
   set       => setenable, --setenable ist high wenn neue daten anliegen
   initValue => '1' & (others => '0'),
   serialIn  => '0',
   serialOut => done,
   value     => open
);

Bisher sieht es so aus

processingShiftReg : entity work.ShiftReg(RTL)
generic map (
   WIDTH => WIDTH + 1
)
port map (
   clock     => clock,
   reset     => reset,
   set       => '0',
   initValue => (others => '0'),
   serialIn  => setenable, --setenable ist high wenn neue daten anliegen
   serialOut => done,
   value     => open
);


Danke schon mal im vorraus.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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Sascha schrieb:
> ... initValue => '1' & (others => '0'), ...
Probiers mal so
...
initValue(initValue'left) => '1',
initValue(initValue'left-1 downto 0) => '0',
...

von dden (Gast)


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Hallo,
sieht aus wie ein "fester" Wert, warum übergibts du ihn nicht als 
generic?

Ansonsten müsste es auch so gehen(nehme mal als Typ std_logic_vector 
an):
1
   initValue => (initValue'high => '1',others => '0'),
2
-- oder so
3
   initValue => (0 => '1',others => '0'),

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