Hi Leute, in UG900 sind die Modelsim-Library-Locations für PlanAhead angegeben: UNISIM Verilog <Xilinx Install> /PlanAhead/data/verilog/unisims VHDL <Xilinx Install> /PlanAhead/data/vhdl/unisims Kann mir jemand sagen, wie die Locations für Vivado 2013.4 sind? Da ich noch nicht mit PlanAhead gearbeitet habe (und somit auch nicht installiert habe), weiss ich nicht genau, was in diesen Ordnern für Dateien enthalten sein müssten... dann könnte ich das vergleichen... GRUSS, Heike
Ich sitz da auch eben dran. Man muss die libs über das TCL Kommando erst mal generieren, und dann sind die in C:\Xilinx\Vivado\2013.4\data\vhdl\src bzw. verilog halt. Aber Vorsicht, die IP Core Libs werden da nicht reinkompiliert. Die werden im Projektverzeichnis in .Cache erzeugt. Sowas krankes. Da werden bei dem TCL Kommando alle für das Projekt benötigten Libs reinkompiliert.
Hallo Christian, danke für Deine Antwort. Bin etwas verwirrt. Ich habe in einem Beispiel-Simulationsskript folgende Mapping-Anweisungen: #Map the required libraries here# #vmap unisims_ver <unisims_ver lib path> #vmap unisim <unisim lib path> #vmap secureip <secureip lib path> Was wären denn jetzt die richtigen Mappings? GRUSS, Heike
Kommt drauf an. Wenn du nur simprim und unisim brauchst, dann kannst du die "globalen" in C:\Xilinx\Vivado\2013.4\data\vhdl\src mappen. Wenn du aber secureip und/oder xilinxcorelib brauchst, dann geht das bei Vivado nur noch über die "lokal" im projektverzeichnis unter .Cache erzeugten Libs. In der globalen sind für die IP Cores nur noch die alten ISE Cores drin, FIFO Generator z.B. nur bis 9.3 In beiden Varianten musst du mit compile_simlibs -simulator modelsim über die Vivado TCL Konsole bei geöffnetem Projekt erst mal die Libs erzeugen. Du kannst aber auch für simprim und unisim die lokalen aus dem Projektverzeichnis verwenden.
Hmmm, habe es endlich mal geschafft die Libs zu kompilieren. Beim Starten meiner Simulation erhalte ich folgende Fehlermeldung: Loading unisims_ver.IDELAYCTRL # ** Error: (vsim-3033) ../../user_design/rtl/clocking/mig_7series_v2_0_iodelay_ctrl.v(193): Instantiation of 'IBUFG' failed. The design unit was not found. Habe mal geschaut: Weder in der Lib "unisim", noch in "unisims_ver", noch in "secureip" gibt 'IBUFG'. Kannst Du das bestätigen?
Nee, das IO Delay Control klappt bei mir, ist in secureip drin. Hast du denn überhaupt eine mixed Language Lizenz für Modelsim oder nimmst du nur Verilog?
Heike schrieb: > Habe mal geschaut: Weder in der Lib "unisim", noch in "unisims_ver", > noch in "secureip" gibt 'IBUFG'. Bei ISE 14.6 ist die Unisim mindestens in VCOMP und VPKG aufgeteilt. Dort findet man in der Datei unisim_VCOMP.vhd den IBUFG. Im Verilogverzeichnis sieht es etwas unübersichtlich aus, aber auch da gibt es eine Datei namens IBUFG.v. Mir scheint Ihr braucht ein Äquivalent für compxlib in Vivado... Duke
Duke Scarring schrieb: > Mir scheint Ihr braucht ein Äquivalent für compxlib in Vivado... Hab ich ja oben schon geschrieben, das ist jetzt "compile_simlib" auf der TCL Konsole. Allerdings werden die Libs nicht mehr global kompiliert, sondern im Projektverzeichnis. Für eine Modelsim Simulation der Secure IP Komponenten (GTP, PCIe, ISEERDES, IODELAY....) brauchts zwingend eine Verilog Lizenz im Modelsim.
>Allerdings werden die Libs nicht mehr global kompiliert, sondern im >Projektverzeichnis Man kann in Vivado einstellen, wo die Libs kompiliert werden sollen. Ich verwende eine Modelsim-Mixed-Lizenz. Wie gesagt: In keiner der Libs sehe ich "IBUFG.v". Muss ich mal weiter forschen. Heike
IBUFG hab ich in der unisim drin. Und davon jede Menge, für alle möglichen IO-Standards. Das ist dann auch in der Lib im Programmverzeichnis von VIVADO zu finden.
OK, mein Fehler. Das Mapping war falsch. Jetzt läuft es. Vielen Dank Christian.
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