SPI in Multi-Master Configuration

Anbei nocheinmal die Einstellungen. In ISE würde ich nun einfach eine 
"IF-Abfrage" einführen. D.h. wenn spi_en = 01 dann nehme für miso pin 1 
ansonsten nehme Pin 2, aber hier?

Also:
Ich habe eine Baugruppe am FPGA. Diese spreche ich über den SPI-Bus an. 
Das funktioniert soweit. Ich möchte nun eine zweite Baugruppe an den 
FPGA anschließen. Diese möchte ich auch per SPI ansprechen können. Der 
Enable-Vektor wählt mir ja ein Device aus, mit dem ich kommunizieren 
möchte, korrekt? (D.h. 01 -> Enable an Device A, 10 Enable an Device B).

Die Taktleitung "clk" und die Datenleitungen "miso", "mosi" sind für 
beide Devices identisch.

Also habe ich gedacht, dass ichs wie erwähnt parallel schalte um mir ein 
weiteres SPI-Interface zu sparen.

Ja okay. Ich müsste die Verdrahtung jedoch im FPGA machen. Bedingt durch 
die gesamte Architektur meines Systems. Deswegen habe ich ja clk1 und 
clk2 an clk angeschlossen etc. Nur mit dem Miso funktioniert das nicht 
so einfach.

Das funktioniert evtl. nicht, weil es ein Eingang ist (wie du auch schon 
vermutet hast) und die Ausgänge der Slaves dann gegeneinander treiben 
könnten. Praktisch passiert das nicht, weil die Ausgänge der Slaves 
HighZ sind, wenn der Slave nicht selektiert ist (zumindest sollte es so 
sein).
Umgehen kannst du das, wenn du die Ausgänge logisch veroderst. Dann hast 
du nur noch den einen Ausgang aus dem Oder Gatter.

Schade. Gibt es denn in EDK die möglichkeit ein einfaches Oder 
einzufügen? Wenn ja wo ;)

Hab ich mir gedacht. Hab jedoch das HDL-Projekt in EDK vorliegen. Wenn 
ich den xmp-Block in ISE (hier kann ich ja "VHDL" benutzen) einfüge, 
komm ich nicht mehr an die interne Struktur aus dem EDK-Projekt. Das 
einzige was ich machen kann ist mir einen IPCore als Oder zu definieren. 
Ein wenig unschön finde ich das ganze. Man sollte von Xilinx echt die 
Finger lassen.

Nun ja, ein bisschen Glue-Logic braust du hier und da eigentlich immer 
mal. Wenn alles andere IP Blöcke sind, in die du nicht rein kommst, 
musst du notgedrungen einen eigenen bauen. Finde ich eigentlich sauber.
Die andere Möglichkeit wäre, die Ports extern zu verdrahten. Habe ich 
auch schon des öfteren gesehen, aber da zweifele ich immer ganz ehrlich 
an der Kompetenz des Entwicklers

Ok. Wenn ich so ein "einfaches" ODER bauen möchte, dann schreibe ich ja 
eigentlich:

entity OR_ent is
port(  X1: in std_logic;
  X2: in std_logic;
  Y: out std_logic);
end OR_ent;

architecture OR_arch of OR_ent is
begin

    process(X1, X2)
    begin
       if ((X1='0') and (X2='0')) then
      Y <= '0';
  else
      Y <= '0';
  end if;
    end process;

end OR_arch;

architecture OR_beh of OR_ent is
begin

    Y <= X1 or X2;

end OR_beh;

Die benutzerdefinierten Cores in EDK sind ja immer an den AXI Bus etc 
angebunden. Ist das nicht alles ein wenig sehr überdimensioniert?

Ja ok. Aber wie setzt man es in edk um? Man müsste einen eigenen core 
dafür erstellen, oder wo tippe Ich die Zeilen von dir ein ?

Wie erstelle ich denn für EDK einen core, ohne dass er die Anbindung an 
einen AXI Bus hat. Also einen Block in dem ich wirklich nur x Eingänge 
und y Ausgänge habe. Kann ich dafür in ISE einen Core irgendwie erzeugen 
und in EDK einfügen? Wenn ja kennt jemand ein Beispiel?

Ich habe schon Cores mit dem "Create or Import Peripheral.." erzeugt. 
Allerdings muss man hier immer eine "Bus-Anbindung" etc. auswählen.

Danke. Dann sieht es wie folgt aus: Ich füge 3 Multiplexer ein -> 
Verschalte diese so, dass ich vier Eingänge, einen Steuervektor S[0:1] 
habe. Ich belege nun Eingang 2 mit spi_miso_1 und Eingang 3 mit 
spi_miso_2. Eingang 1 und 4 verbinde ich nicht (NC). Richtig?

Unschön an der Lösung: Das Signal SS des SPI Masters ist ein Vektor 
[1:0]. Ich muss dieses nun an den Steuervektor des MUX anschließen. Der 
MUX besteht jedoch auch drei verschalteten einfachen MUXs. Also sind s1 
und s0 zwei Signale die nicht als Vektor zusammengefasst sind.

Wie verbinde ich denn "einzelne" Signale eines Vektors in EDK? In ISE 
klar mit a[0] oder a[1] etc. Wie schreib ich das jedoch in EDK hin?  Hab 
mir jetzt mal wie du gesagt hast versucht eine Box ums EDK Projekt zu 
legen, d.h. das projekt in ISE einzubinden. (-> 
http://www.youtube.com/watch?v=R5wZ89BcBPo). Im Video wird nachher 
"update with processor data" ausgeführt. In meiner ISE Version (14.6) 
fehlt der Menüpunkt?!