n-Bit Comparator will nicht funktionieren

[muhh (Gast)]

Hey Leute,

ich schreibe gerade an einem n-Bit Comparator, den man über einen 
generic-Parameter auf n-Bit einstellen kann. Allerdings bekomme ich bei 
der Synthese immer warnings und die Simulation funktioniert für mehr als 
1Bit nicht, da kommt für Q dann dauerhaft 0 raus.

Wisst ihr woran das liegt?

Vielen Dank für eure Hilfe :)

Hier der Code des nBit-Comp:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity nbit_comp is
   generic ( NBit : positive := 2 );
    port (  D0 : in   std_logic_vector(NBit-1 downto 0);
        D1 : in   std_logic_vector(NBit-1 downto 0);
        Q   : out std_logic );
end nbit_comp;

architecture Behavioral of nbit_comp is

  signal Qi : std_logic;
  signal Yi : std_logic_vector(NBit-1 downto 0);
  signal D0i : std_logic_vector(NBit-1 downto 0);
  signal D1i : std_logic_vector(NBit-1 downto 0);
  
  component x_nor
    port ( A : in   std_logic;
         B : in   std_logic;
         Y : out  std_logic );
  end component;
  
begin

  COMP:    for K in 0 to NBit-1 generate
      XN:    x_nor port map (  A => D0i(K),
                B => D1i(K),
                Y => Yi(K) );

  end generate COMP;

  process(Yi, Qi)
  begin
    for K in 0 to NBit-1 loop
      if K=0 then
        Qi <= Yi(0);
      elsif K>0 then
        Qi <= Qi and Yi(K);
      end if;
    end loop;
  end process;
  
  D0i <= D0;
  D1i <= D1;
  Q <= Qi;

end Behavioral;

Und der Code des XNOR:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity x_nor is
    port ( A : in  STD_LOGIC;
           B : in  STD_LOGIC;
           Y : out  STD_LOGIC);
end x_nor;

architecture Behavioral of x_nor is

begin

  Y <= (A and B) or ((not A) and (not B));

end Behavioral;

Und die Fehlermeldungen bei der Synthese:

WARNING:Xst:646 - Signal <Yi<0>> is assigned but never used. This unconnected signal will be trimmed during the optimization process.
WARNING:Xst:524 - All outputs of the instance <COMP[0].XN> of the block <x_nor> are unconnected in block <nbit_comp>.
   This instance will be removed from the design along with all underlying logic
WARNING:Xst:2170 - Unit nbit_comp : the following signal(s) form a combinatorial loop: Q.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

muhh schrieb:
> the following signal(s) form a combinatorial loop: Q.
Der Synthesizer sieht, dass Q und Qi gleich sind und meckert am Q herum, 
obwohl er eigentlich Qi meint: du machst eine nicht getaktete Zuweisung 
von Qi an Qi.
http://www.lothar-miller.de/s9y/archives/42-Kombinatorische-Schleifen.html
Klar kannst du jetzt sagen: aber das müsste doch gehen, weil ja noch ein 
weiteres Signal mit reinkommt. Aber: der Synthesizer sieht das nicht.

Und deshalb ist genau dieser Prozess hier ...

  process(Yi, Qi)
  begin
    for K in 0 to NBit-1 loop
      if K=0 then
        Qi <= Yi(0);
      elsif K>0 then
        Qi <= Qi and Yi(K);
      end if;
    end loop;
  end process;

... das Paradebeispiel, wo eine Variable nötig und sinnvoll ist. 
Probiers mal so:

  process(Yi, Qi)
   variable tmp : std_logic;
  begin
    for K in 0 to NBit-1 loop
      if K=0 then
        tmp := Yi(0);
      elsif K>0 then
        tmp := tmp and Yi(K);
      end if;
    end loop;
    Qi <= tmp;
  end process;

Oder kürzer so:

  process(Yi, Qi)
   variable tmp : std_logic;
  begin
    for K in 0 to NBit-1 loop
      if K=0 then
        tmp := Yi(0);
      else
        tmp := tmp and Yi(K);
      end if;
    end loop;
    Qi <= tmp;
  end process;

Oder mit einem passenden Startwert noch kürzer so:

  process(Yi, Qi)
   variable tmp : std_logic;
  begin
    tmp := '1';
    for K in 0 to NBit-1 loop
       tmp := tmp and Yi(K);
    end loop;
    Qi <= tmp;
  end process;

Warum schreibst du das hier:

  component x_nor
    port ( A : in   std_logic;
         B : in   std_logic;
         Y : out  std_logic );
  end component;
  
begin

  COMP:    for K in 0 to NBit-1 generate
      XN:    x_nor port map (  A => D0i(K),
                B => D1i(K),
                Y => Yi(K) );

  end generate COMP;

nicht einfach so:

  Y <= not A xor B;

Und warum ist hier ein elsif?

      if K=0 then
        Qi <= Yi(0);
      elsif K>0 then
        Qi <= Qi and Yi(K);
      end if;

Was könnte K ausser 0 sonst noch sein??

Oder das Ganze einfach so:

  Q <= '1' when A=B else '0';

> die Simulation
Welche denn?

> D0i <= D0;
> D1i <= D1;
Diese Zuweisung von Eingängen an interne Signale ist unnötig.

[W. M. (muhh)]

Hallo Lothar,

danke für deine Antowort, Gott sei Dank hab ich so viele Fehler gemacht, 
habe gerade einiges draus gelernt ;) Ich habe deinen Ratschlag befolgt 
und dabei ist folgender (funktionierender) Code bei rausgekommen:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity nbit_comp is
   generic ( NBit : positive := 16 );
    port (  D0 : in   std_logic_vector(NBit-1 downto 0);
        D1 : in   std_logic_vector(NBit-1 downto 0);
        Q   : out std_logic );
end nbit_comp;

architecture Behavioral of nbit_comp is

  signal Y : std_logic_vector(NBit-1 downto 0);

begin

  process(D0, D1, Y)
    variable tmp : std_logic; 
  begin
    tmp := '1';
    for K in 0 to NBit-1 loop
      Y(K) <= not D0(K) xor D1(K);
      tmp := tmp and Y(K);
    end loop;
    Q <= tmp;
  end process;

end Behavioral;

Würde man das so in einem FPGA implementieren?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Willy M. schrieb:
> Würde man das so in einem FPGA implementieren?
Nein.

"Man" würde das so machen:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity nbit_comp is
    port (  D0, D1 : in  std_logic_vector;
            Q  : out std_logic );
end nbit_comp;

architecture Behavioral of nbit_comp is
begin
    Q <= '1' when D0=D1 else '0';
end Behavioral;

Generischer gehts es nicht: es muss keine explizite Wortbreite angegeben 
werden...

Warum von Hand irgendwelches Zeugs zusammenbasteln, was die eingebundene 
Bibliothek selber schon hergibt?

[Duke Scarring (Gast)]

Willy M. schrieb:
> Würde man das so in einem FPGA implementieren?
Für sowas "kleines" würde ich keine Komponente erstellen, sondern 
einfach

if D0 = D1 then
  ...
end if;

schreiben.

Duke