signed addition führt zu komischem SIM Ergebnis

Der Müsli-Man Gast #3660308
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Ich muss zwei Signale bilden:

SIGP = 0,75 x Input + diff
SIGP = 0,75 x Input - diff

Die Befehle lauten:

sig_p <= std_logic_vector(signed(Input) - signed(Input(15 downto 2)) + 
signed(diff));

sig_n <= std_logic_vector(signed(Input) - signed(Input(15 downto 2)) - 
signed(diff));


Nun gibt es zwei Probleme:

1) Die Idee, vom Vollwert ein Viertel abzuziehen, scheint nicht zu 
funktionieren, es kommt bei einigen Werten mehr raus, als erwartet

2) Die Negation geht gar nicht. Bei dem N-Vektor ist das untertes Bit 
ständig null!

Hätte jemand eine Erklären?

Leider muss ich mit ISIM arbeiten, es steht kein ModelSIM zur Verfügung.
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greg Gast #3660328
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Das Problem ist vielleicht, dass du hier Arithmetik zwischen 
unterschiedlich langen Bitvektoren machst. Das sollte im typsicheren 
VDHL eigentlich gar nicht klappen! Keine Ahnung was ISIM da fabriziert. 
Am besten du füllst auf die volle Länge auf, also statt 'signed(Input(15 
downto 2))' z.B. '"00" & signed(Input(15 downto 2))'.

Außerdem solltest du beachten, dass das höchstwetige Bit ein sign-Bit 
ist! Ggf. musst du das auch noch (auf 0 gesetzt) hinzufügen, wenn deine 
Bitvektoren ansonsten unsigned-Werte sind, die den gesamten Wertebereich 
nutzen.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #3660518
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Der Müsli-Man schrieb:
> Nun gibt es zwei Probleme:
> 1) Die Idee, vom Vollwert ein Viertel abzuziehen, scheint nicht zu
> funktionieren, es kommt bei einigen Werten mehr raus, als erwartet
Wieviel mehr?
Einen
Bei signed ist ein shift etwas anderes als ein div.
Der Grund: das Zweierkomplement.
Erst mal Aritmethisch:
-15 / 4 = -3.75 = -3 (integer)
Und jetzt mit einem Shift:
-15 shift 2 = 11110001 shift 2 = 11111100 = -4

> 2) Die Negation geht gar nicht. Bei dem N-Vektor ist das untertes Bit
> ständig null!
Welche Negation?

greg schrieb:
> z.B. '"00" & signed(Input(15 downto 2))'.
Genau das wäre bei einer negativen Zahl sehr ungünstig...
Wenn dann so:
Input(15) & Input(15) & signed(Input(15 downto 2))
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