Signal setzen in TCL Testbench

[Robert S. (razer)]

Hallo an alle,

In VHDL habe ich einen eigenen Typen definiert:

type  alu_op_code is (
        ALU_OP_IDLE,
        ...
);

Ich habe in TCL eine Testbench, und möchte nun ein solches Signal 
setzen. Dies wird in TCL normalerweise mit dem Befehl "force" gemacht.

Für ein std_logic signal schaut das folgendermaßen aus:

force signal_name '0'

Nur wie funktioniert das mit einem eigenen Typen?

Danke im Voraus
lg Robert

[Christian R. (supachris)]

Hmmm, Testbenches werden normalerweise in VHDL oder Verilog geschrieben. 
TCL ist zur Steuerung des Simulators gedacht. Das Force ist nur eine 
Hilfskrücke, setz das Signal doch wie jeder andere in der VHDL 
Testbench.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Robert S. schrieb:
> Nur wie funktioniert das mit einem eigenen Typen?
Ich würde da nachsehen: wie ist std_logic definiert, und wie force ich 
da ein Signal?
Und dann: wie ist mein Typ definiert, und wie würde man da ein Signal 
forcen?

Aber viel besser wäre es langfristig, wenn du die Testbench wie alle 
anderen auch in VHDL schreiben würdest.

[Robert S. (razer)]

In der Zwischenzeit habe ich einen Wrapper in VHDL geschrieben, der mir 
für die Testbench ein Typenmapping macht.

Für dieses Projekt bin ich leider an eine TCL-Testbench angewiesen.
Ich muss aber sagen, das funktioniert sehr gut.

In TCL habe ich Funktionen geschrieben zB.

proc ALU_LOAD_A0 {val}
proc ALU_AND  {val}
proc CHECK_A0 {val}

Ein High-Level Modell geschrieben in einer Hochsprache generiert mir 
Aufrufe der TCL Funktionen in einem separaten TCL-File wie zB. das 
folgende:

ALU_LOAD_A0 F0
ALU_AND     3F
ALU_CHECK   30

Das File wird jetzt in der Testbench direkt mit dem Befehl source 
eingebunden.

Wenn die Simulation gestartet wird, wird zuerst das High-Level Modell 
gestartet um die Testcase-Daten zu generieren (randomisiert) und 
anschließend das Simulationstool (alles gesteuert über Makefiles). Das 
Simulationstool führt das TCL-File aus und schreibt die Ergebnisse nach 
stdout bzw. in eine Datei.

Robert

[berndl (Gast)]

naja, das mag ja alles funktionieren. Aber was machst du, wenn du mal 
einen Simulator in den Fingern hast, der kein TCL kann?

Also ich wuerde dir auch raten, wie schon oben von anderen angemerkt, 
das ganze komplett in VHDL zu machen. Damit funktioniert dann jeder 
Simulator. Vlt. graebst du den Design ja in ein paar Jahren mal wieder 
aus, hast dann aber eine andere Plattform/Simulator...