Hallo, ich habe ein komisches Phänomen. 1.Fall Beim Laden des FPGA's (SPI-Bus) mit einer CPU gehen wie im Datenblatt Diagramm angegeben PROG und INIT kurzzeitig auf low und wieder auch high, danach wird über MOSI die Daten übetragen. Kurz vor dem Ende der Übertragung (MOSI) wird INIT auf low gezogen (CRC-Error?), die MOSI-Daten werden noch weiter übertragen. Nach dem Ende der Übertragung funktioniert das FPGA ohne Probleme. 2.Fall Bei einem weiteren Board geht INIT nach der Übertragung nicht mehr auf low (wie es sein sollte), aber das FPGA funktioniert nicht, wenn die Leitung nicht auf low gezogen wird. Der INIT wird von der CPU als Open-Drain(Eingang) oder pulldown (Startsequenz) verwendet. Hat jemand eine Idee warum in dem ersten Fall es funktioniert (obwohl es nicht funktionieren sollte) und in dem 2. Fall es nicht funktioniert (obwohl es funktionieren sollte)? Gruß Ernst
Zu erstens kann ich nur soviel beitragen, dass ich das komische Verhalten auch immer mal im Impact habe. Heute erst wieder. Per JTAG das BitFile in den XC6SLX75 rein, und Impact meckert, dass das CRC Error bit nicht 0 ist. Klappt aber trotzdem alles, wie es soll. Und das den ganzen Tag, Neustart des PC, Strom an/aus vom Board usw. haben nix gebracht.
Gast
#3695044
Kann Punkt 2 ein elektrisches Problem sein? DONE nicht früh genug gekommen, weil pullup zu gering?
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