Hilfe bei Aufgabe, maximale Frequenz

@ Julia_W (Gast)

>Ich habe ein Problem mit der Aufgabe im Anhang. Ich bin mir nicht sicher
>ob meine Lösung stimmt. Wenn ich die maximale Frequenz der Schaltung
>ausrechnen will, muss ich doch schauen welche Komponente am längsten für
>die Signalverarbeitung braucht.

Ja.

>Meine Lösung:

>Register1 + Schaltkreis1 = 6ns + 12ns = 18ns

>Register2 + Schaltkreis2 = 6ns + 14nd = 20 ns

>Schaltkreis3 = 28ns

Falsch.

>Das wäre in unserem Fall Schaltkreis C3. Wenn ich weiß dass C3 eine
>Verzögerungszeit von 28ns besitzt, kann ich doch sagen dass C3 alle 28ns
>eine neue Information bekommen muss.

Er MUSS gar nicht, er KANN vielleicht.

>Da Register2 und Schaltkreis2
>schneller sind kann ich diese erstmal vernachlässigen. Wenn C3 alle 28ns
>eine neun Information braucht, muss C1 diese alle 28ns bereitstellen.

Nö, vollkommen falsch.

>Wie komme ich jetzt auf die Frequenz, mit der ich Register1 und
>Schaltkreis1 tanken muss?

Tanken? E-Mobility?
Oder eher takten? Anyway.

>Ich hoffe ihr könnt mir weiterhelfen, bin langsam am verzweifeln...:/

Woran die Jugend heute schon verzweifelt? Was passiert, wenn du mal ein 
RICHTIGES Problem lösen musst? Springst du dann aus dem Fenster?

Anyway die IIte.

Di maximale Taktfrequenz (= minimale Periodendauer) eines digitalen 
Schaltwerks ermittelt sich über die minimale Durchlaufzeit der 
langsamsten Signale. Dafür muss man ALLE Signalwege betrachten. Das 
macht modere FPGA-Entwurfssoftware automatisch, hier geht es aber um des 
Verständnis des Prinzips.

Was passiert, wenn eine aktive Taktflanke (0->1) an CLK angelegt wird? 
Es dauert zunächst td_FF, eher die neuen Ausgangsdaten am Ausgang von 
Register 1 anliegen. Danach müssen diese neuen Daten durch C1 und C3 
laufen. Und zu guter letzt müssen sie mindestens die Setup-Zeit tsetup 
VORHER wieder am Register 1 anliegen, bevor die nächste Taktflanke 
ankommt. Daraus folgt die minimale Periodendauer von

t_min = td_FF + td_1 + td_3 +t_setup = 6 + 12 +28 + 4 = 50ns

Das Ganze darfst du jetzt für ALLE anderen Signalpfade aufstellen.

Wenn du das gemacht und verstanden hast, kannst du auch die Aufgabe b) 
lösen.

P. S.

"die Clock" AUA! Und das in einem Text in der Schule/Uni.

@ Julia_W (Gast)

>Erstmal vielen Dank fuer die Hilfe. Wenn ich das also fuer den zweiten
>Pfad aufstelle komme ich auf folgende Zeit:

Welcher 2. Pfad?

>tmin = 6ns + 12ns + 4ns + 6ns + 14ns + 4ns = 46ns

In der Schule hat man mal gelernt, zuerst eine Formel mit Formelzeichen 
hinzuschreiben und DANACH erst die Zahlen einzusetzen. Wie soll man 
sonst deine Rechnung nachvollziehen?

Aber ich ahne was du meinst. Und die Antwort ist FALSCH! So funktioniert 
es nicht. Wo beginnen und wo enden Signalpfade in SYNCHRONER Logik?

>Sprich der rechte Zweig ist der der laenger braucht, also ist meine
>maximale Frequenz 1/50ns = 20Mhz.

>Wenn ich jetzt Aufgabe B betrache habe ich folgende Zeiten:

>t1min = 2ns + 6ns + 14ns + 4ns + 6ns + 12ns + 4ns = 48ns
>t2min = 50ns, da sich fuer den rechten Zweig doch nichts aendert, weil
>der Inverter nur Einfluss auf den linken Zweig hat oder?

Oder. SOOO einfach ist es nicht. Du musst verstehen, wie die Prinzip 
funktioniert. Das hast du nicht.

Meine Empfehlung:

Zeitdiagramm wie z.B. 
http://www.stefan-buchgeher.info/elektronik/lcd/zeitdiagramm_schreiben.gif 
aufzeichnen mit folgenden Daten:
- Clk
- Clk invertiert
- Ausgang Reg. 1
- Ausgang C1
- Ausgang Reg. 2
- ...
und den zugehörigen Verzögerungszeiten, am besten noch mit 
Aktionspfeilen (welche Flanke/Aktion bewirkt welche Änderung).

Dann sieht man die logischen Zusammenhänge und wann der nächste Clock 
frühesten kommen darf. Die Periodendauer invertiert ist dann die max. 
Frequenz.

Gruß Dietrich