Wie erstelle ich unter Vivado automatisiert das Grundgerüst einer Testbench? Geht das überhaupt?

Gast #3714794
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Hallo zusammen,

unter ISE gab es immer die Möglichkeit das Grundgerüst einer Testbench 
aus dem vorhandenen VHDL Design zu generieren, so dass man automatisch 
ein File mit einer UUT/DUT und einem Taktprozess hatte...

Wo geht das in Vivado? Muss man da wirklich alles selber händisch 
eintippen und zusammenkopieren? So habe ich das jetzt mal gemacht 
(funktioniert auch), aber das muss doch auch automatisiert gehen?

Vielleicht war ich auch nur auf einem Auge blind und habe die Funktion 
nicht gefunden?! ;-)

Danke und Gruß,
micro
Gast #3715087
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hm ok - Vivado scheint irgendwie noch nicht so richtig fertig 
programmiert zu sein - habe ich mittlerweile den Eindruck ^^

Soviele komische Bugs, Unzulänglichkeiten und Merkwürdigkeiten... Aber 
was soll man machen...

;-)
#3715167
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greg schrieb:
> Man könnte da munkeln, dass ja sowieso niemand freiwillig den
> schrecklichen Editor in Vivado verwendet. ;)

Muss man ja auch in ISE nicht. Auch da hab ich den NP++ drin, und die 
automatische Erstellung der TB klappt meistens gut.

micro schrieb:
> hm ok - Vivado scheint irgendwie noch nicht so richtig fertig
> programmiert zu sein - habe ich mittlerweile den Eindruck ^^
>
> Soviele komische Bugs, Unzulänglichkeiten und Merkwürdigkeiten... Aber
> was soll man machen...

Xilinx Software und fertig? Die ist doch höchstens im Beta-Stadium. Ich 
glaube sobald der Compiler durchkommt, wird das einfach rausgegben. "It 
compiles! Let´s ship it!" Software Tests oder gar Usability Tests haben 
die noch nie gehört. Ebensowenig wie Versionskontrolle.

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