Gast
#3714794
Hallo zusammen, unter ISE gab es immer die Möglichkeit das Grundgerüst einer Testbench aus dem vorhandenen VHDL Design zu generieren, so dass man automatisch ein File mit einer UUT/DUT und einem Taktprozess hatte... Wo geht das in Vivado? Muss man da wirklich alles selber händisch eintippen und zusammenkopieren? So habe ich das jetzt mal gemacht (funktioniert auch), aber das muss doch auch automatisiert gehen? Vielleicht war ich auch nur auf einem Auge blind und habe die Funktion nicht gefunden?! ;-) Danke und Gruß, micro