D-Flipflop mit Reset

[jm_1806 (Gast)]

Hallo, für eine Schaltung benötige ich ein D-Flipflop mit Reset-Eingang. 
Zum Testen meiner Schaltung würde ich die Logik gerne in Simulink 
simulieren. Dazu habe ich die Verschaltung aus diesem Datenblatt (Seite 
5) nachgebaut.

http://www.onsemi.com/pub_link/Collateral/MC74HC74A-D.PDF

Leider funktioniert die Schaltung noch nicht wie erwartet. Daher meine 
Frage: Was ist der Unterschied bei den Nicht-Gattern, wenn der Punkt vor 
bzw. hinter dem Dreieck ist?

Vielen Dank für die Unterstützung!!

[Bitflüsterer (Gast)]

Logisch gesehen gibt es keinen Unterschied.
Elektrisch gesehen, mag der Inverter vor oder nach dem Buffer (dem 
Dreieck) angeordnet sein. (Korrigiert mich bitte falls ich mich irre).

Schreib doch mal genau, was für ein Problem auftritt. Der Satz: "Leider 
funktioniert die Schaltung noch nicht wie erwartet." ist leider genau 
der, den man in der Netiquette zu vermeiden empfiehlt.

[Harald W. (wilhelms)]

jm_1806 schrieb:

> Hallo, für eine Schaltung benötige ich ein D-Flipflop mit Reset-Eingang.

Gibt es denn auch welche ohne Reset-Eingang?

[Oldie (Gast)]

Für einen Anfänger mag das verwirrend sein, aber ich habe schon
zig Schaltungen mit dem 74-D-FF zum Funktionieren gebracht,
ohne das (Figure 5.) EXPANDED LOGIC DIAGRAM zu beachten.

Wichtig sind die FUNCTION TABLE und (wenn man es praktisch
aufbaut) das PIN ASSIGNMENT!
- Solange man sich an die Grundregeln für die jeweilige
Logik-Familie (TTL, LS-TTL, CMOS, HC, ... hält.

Ich möchte wetten, dass die Ursachen der Fehlfunktion
entweder mit der FUNCTION TABLE, oder mit der Bedienung
von Simulink zu erklären sind.

Zeig doch einfach mal deine (virtuelle) Schaltung!

[jm_1806 (Gast)]

Habe auch gerade gesehen, dass bei den in Simulink vorhandenen Flipflops 
auch einfach nur die Logiktabelle hinterlegt ist. Hier ist trotzdem mal 
ein Screenshot von meiner Schaltung, da mich schon interessieren würde, 
wo mein Fehler ist.

Im Plot ist oben der Clock-Eingang gezeigt, darunter Reset, gefolgt vom 
nicht invertierten Ausgang. D- und Set-Eingang sind dauerhaft auf 1. 
Meiner Meinung nach müsste der Ausgang auf 1 bleiben, bis der Reset 
umgeschaltet wird.

[Erich (Gast)]

Wahrscheinlich hast du Probleme mit der Anfangsbedingung.
Falls alle Eingangspins (auch CLK) statisch inaktiv "H" sind, so ist der 
Anfangszustand UNDEFINIERT.
Nur ein "L" am Clock oder eine steigende Flanke gibt eine definierten 
Anfangszustand.
Siehe auch hier 
http://www.piclist.com/images/www/hobby_elec/e_ckt10_6.htm
Gruss

[Marcus H. (Firma: www.harerod.de) (lungfish)]

Hi Jm!
Ich bin ja immer dafür, das Werkzeug mit dem man die meiste Erfahrung 
hat zu verwenden. Auch bin ich beeindruckt von dem Aufwand, der in 
Deiner Simulink-Anordnung steckt.

Zum Simulieren Deiner Schaltung gibt es aber bestimmt geeignetere 
Werkzeuge, bei denen Du Dich nicht um die Besonderheiten Deines 
Werkzeugs, sondern um die eigentliche Aufgabe kümmern kannst.

Im Netz laufen diverse SPICEs rum, z.B. LTspice. Das ist u.U. 
zielführender.

Grüße,
 Marcus

[Yalu X. (yalu) (Moderator)]

Dass das Ausgangssignal überhaupt nicht mit dem Clock-Signal korreliert,
deutet darauf hin, dass die Schaltung zwischen zwei Flanken des
Clock-Signals nicht genügend Zeit hat, einen stabilen Zustand
einzunehmen.

Schau mal nach, wie groß die Verzögerungszeiten der einzelnen Gatter im
Vergleich zur Taktperiode sind.

Ergibt sich ein Unterschied, wenn du die Simulation mit einer deutlich
niedrigeren Taktfrequenz laufen lässt?