Hallo liebe Gemeinde, ich bräuchte einen Rat in Sachen Dimensionierung des Buck-Boost-Converters LTC3780. Vor dem Aufbau der Testplatine habe ich den angehängten Schaltplan simuliert und war zufrieden. Nun, alles aufgebaut (gefräste Kupferplatine) mit ausreichend Kupferflächen und die Layoutregeln beachtend - beim Einschalten wird der Chip nach etwa 10 Sekunden sehr warm und ich sehe mich gezwungen abzuschalten. Die erforderliche Spannung wird geliefert. (24V) Die Ausgangsspannung muss 24V sein und ich takte den Chip auf 400KHz. Ist im Schaltplan irgendein grundsätzlicher Fehler? Die Ausgangsspannung wurde im Leerlauf getestet und entspricht der geforderten. Die Stromstärke im Leerlauf liegt bei 80-90mA (Am davor angeschlossenen Spannungsgenerator abgelesen) Danke im Voraus.
Gast
#3763461
Nach was hast du das Netzwerk an Ith dimensioniert? Ohne das Datenblatt näher gelesen zu haben, auf der Produktseite des LTC3780 sehe ich eine typical Application, die eine 4.7uH Induktivität nutzt. Du hast 47uH in deinem Design. Aus welchem Grund? Zeige doch mal dein Layout. Da kann man viel falsch machen.
Gast
#3763468
Und die Beschaltung von PLLFLT kommt woher? Ich sehe im Datenblatt immer nur einen LP oder einen Widerstand gegen GND.
Das Netzwerk von Ith entstammt der Figure 13 des Datenblatts. PLLFLT entstammt Figure 7 - die auf PLLFL gelegte Spannung bestimmt die Taktfrequenz. Floated oder auf Masse gelegt entspricht das 200KHz. Ich zapfe die interne Spannungsversorgung an und takte das Ganze auf 400KHz. Bei der Simulation hatte ich allerdings anfangs immer einen Spannungseinbruch auf dem Pin udn so habe ich den kleinen Kondensator parallel geschaltet. Aus welchem Grund ich die Induktivität dimensioniert habe? Naja, die habe ich nach den Formeln auf Seite 17ff. berechnet, weil die Werte ja eigentlich nicht mit der Typical Application übereinstimmen. Mindesteingangsspannung 17-18V, Maximaleingangsspannung 34-35V (maximum Rating des Chips), Ausgangsspannung 24V, Taktfrequenz 400KHz, Ripple um 20% rum. Bis dahin irgendwas falsch? Meinst du, ich sollte bei 200KHz bleiben?
Normalerweise wuerde man das Schema und das Layout als PNG posten. So wird's schwierig.
Das lässt sich nachholen, das Layout als Bild könnte unter Umständen etwas unübersichtlich sein.
Angehängte Dateien:
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Schaltplan.png
(90 KB)
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Layout.png
(58 KB)
Danke. Das Layout ist nicht wirklich EMV optimiert... Die internen Gatedriver muessen das Gate jeweils umladen. Bei hoher Gatekapazitaet und hohen Frequenzen fliesst daher ein hoher Strom. Mach die Frequenz mal tiefer, zB 200kHz.
Was wäre deine Empfehlung zur Optimierung? Die Taktfrequenz werde ich absenken. Unter Umständen die Leiterbahnen und den Controller unter der Spule entfernen?
Gast
#3763816
Also das Layout ist mehr als ungünstig. Guck mal ins Datenblatt, da ist der optimale Weg gezeigt, wie die Bauteile sinnvoll anzuordnen sind. LT empfiehlt übrigens den LTC3789 für neuere Designs - wird wohl den 3780er nicht mehr allzu lange geben...
Angehängte Dateien:
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ltc3780-layout.png
(38 KB)
Eigentlich genau nach Figure 10 aufgebaut - weshalb mehr als ungünstig? Vllt sieh man das nicht auf dem Bild, aber die Polygone sind genauso zwischen den Bauteilen wie auf der Figure 10 des Datenblatts..
Gast
#3763920
Archangel N. schrieb: > aber die Polygone sind genauso > zwischen den Bauteilen wie auf der Figure 10 des Datenblatts.. Sind sie nicht. Die Leiterbahnen, die du gezogen hast, und die Netznamen der Polygone sind unterschiedlich. Daher sind die Polygone komplett isoliert.
Angehängte Dateien:
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ltc3780-polygon.png
(13 KB)
Gast
#3763932
Äusserst ungünstig ist auch die Leitung zu TG1, die du unter der Drossel durchgezogen hast. Im Feld der Drossel sollen keine Leitungen liegen, schon gar keine, die hochempfindlich sind. Mit der Entscheidung den ltc3780 auf die Unterseite zu legen, hast du dir die Chance verbaut, genau solche Leitungen (zu den MosFET Gates) auf der Unterseite zu führen.
Danke euch für die Tipps Habe versucht, das so klein wie möglich zu machen :) Die Leitung unter der Spule nehme ich auf jeden Fall weg und mache testweise die Induktivität kleiner... @Easylife: Die Sache mit den Polygonen betrifft aber nur die Mitte, der Rest ist weitestgehend in Ordnung?
Gast
#3764351
V_IN und GND sind okay. Die anderen Polygone nicht. Bei V_OUT wäre das Polygon besser mit V_VOR_OUT verbunden. Dass die Polygone isoliert sind, müsstest du aber auch auf deiner gefrästen Platine sehen...?!
Gast
#3764359
Extrem ungünstig ist auch die Unterseite. Guck dir mal an, welchen verschlungenen Weg GND am LTC3780 nehmen muss. Die Trennung von SGND und PGND unter dem Chip funktioniert so auch nicht. Ganz im Gegenteil, alles was du an dein unteres PGND Polygon angeschlossen hast, hat eine extrem lange GND Strecke bis zum LTC3780.
Ich weiß gar nicht, in welchem Zustand ich war, als ich vergessen habe, die mittleren Polygone umzubenennen. Völlig entfallen. Hier nochmal die korrigierte Variante. Um das PGND/SGND-Problem werde ich mich jetzt mal kümmern.
Gast
#3765915
"Ist im Schaltplan irgendein grundsätzlicher Fehler?" Ja wahrscheinlich schon. Ich würde den Schaltplan gemäss Datasheet systematisch durchgehen. Bei Vin angefangen.
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