USB 3.0 xHCI HOST CONTROLLER

[PCIe (Gast)]

Hallo,

hat jemand von euch schon etwas mit dem TUSB73X0 (USB 3.0 xHCI Host 
Controller) von Texas Instruments gemacht und kann mir seine Erfahrungen 
schildern??

Funktioniert die PCIe/USB 3.0 Schnittstelle mit dem IC im Seperate Clock 
Mode oder nur im Commom Mode?? Hab im Datenblatt kein JA oder NEIN 
gefunden es heißt nur das der Chip für Common Ref. Clock Mode optimiert 
ist.


Würde mich über Informationen freuen.


Mit freundlichen Grüßen

[sepp (Gast)]

Redest du davon einen gemeinsamen oder zwei getrennte PCIe Clocks für 
den PCIe Endpoint und PCIe Root Complex einzusetzten?
Oder von einem gemeinsamen/getrennten Clock für das USB und das PCIe 
Interface des TUSB37x0?

[PCIe (Gast)]

Ich rede davon zwei getrennte Clocks für den PCIe Endpoint und PCIe Root 
Complex zu verwenden.

lg

[Christian R. (supachris)]

Hm, das ist zwar im PCIe Standard erwähnt, aber da meines Wissens PCIe 
kein Clock Recovery hat, funktioniert das nicht besonders gut, die Takte 
driften ja dann irgendwann auseinander.

Aus dem 2.0 Standard: (Punkt 4.3.7.5)

"It is also possible to architect a PCI Express implementation with 
separate Refclk sources for the Tx and Rx. Since this architecture 
employs two independent clock sources, the amount of jitter impinging on 
the receiver is the RSS sum, rather than the difference of the PLL 
transfer characteristics. As a consequence, the jitter requirements for 
the Refclks in this architecture are substantially tighter than for 
common clock or data driven cases. Furthermore, it is not in general 
possible to guarantee interoperability between separate clock 
architecture components and those using other clock architectures. For 
example, a separate Refclk adapter will not interoperate with a root 
complex driving data with SSC. For this reason, this specification does 
not explicitly define the requirements for separate clock architecture, 
but instead will defer to the appropriate form factor specification."

Bist du sicher, dass du das so einsetzen willst?

[Lattice User (Gast)]

PCIe schrieb:
> Ich rede davon zwei getrennte Clocks für den PCIe Endpoint und PCIe Root
> Complex zu verwenden.
>

Ganz allgemein geht das, wenn keiner der beiden Spread Spectrum Clocking 
macht. PCIe toleriert Differenzen zwischen den Clocks von bis zu 600 
ppm.

Mit SSC geht es nur mit gemeinsamer Clock. Zum Vergleich: Protokolle 
ohne gemeinsame Clock (SATA, USB 3.0) tolerieren Abweichungen bis zu 
5100 ppm.

[Christian R. (supachris)]

Ja, SATA und USB 3.0 haben ja auch Clock Correction über die 
entsprechenden K-Symbole nach einer gewissen Anzahl übertragener 
Nutz-Symbole. Das hat PCIe nicht.

[Lattice User (Gast)]

Christian R. schrieb:
> Ja, SATA und USB 3.0 haben ja auch Clock Correction über die
> entsprechenden K-Symbole nach einer gewissen Anzahl übertragener
> Nutz-Symbole. Das hat PCIe nicht.

Doch, hat PCIe auch (Chapter 4.2.7 in PCIe 2.1 Spec).
Die Häufigkeit und maximaler Abstand der SKP Ordered Sets reicht nur 
nicht für 5000 ppm.

[Christian R. (supachris)]

Stimmt. Wusste ich gar nicht. Dann müsste es ja klappen, 600ppm ist ja 
eine ganze Menge.