ADC (40MSPS 12 bit) - passender low-jitter clock

[ADCclock (Gast)]

Hallo zusammen,

ich bin auf der Suche nach einem passenen Clock für den AD9228 (40 MSPS, 
12bit Auflösung).
Aus dem Datenbatt Seite 24 kann man ja entnehmen, dass der RMS Jitter 
des Clocks < 1ps sein sollte.
Direkt aus dem FPGA den Clock an den ADC per LVDS geben wird, soll ja 
keine gute Idee sein, wegen Jitter.
Deswegen kam die Idee, mit einem TCXO (25 MHz) und z.B. dem SI5334, 
einmal ein 40MHz Clock mit LVDS als Pegel zu erzeugen und dies dann 
ebenso an den FPGA für die SERDES zu geben.

Frage ist nun, wie verhält sich ein Jitter des TCXO mit dem SI5334, also 
ist das additiv zu betrachten oder gilt die 1ps RMS des SI5334 
unabhängig vom TCXO?

Danke!

[Karl (Gast)]

Nimm einen 40 MHz Oszillator für den ADC und mach daraus den Takt fürs 
FPGA. Ansonsten addieren sich die Jitter als "Rauschen".