XST und File I/O

[Daniel R. (dan066)]

Ich hab in meiner architecture vor dem begin einige Funktionen 
definiert, die dazu dienen ein array mit Werten aus einer Textdatei zu 
initialisieren. Im Simulator läuft das einwandfrei, aber XST meckert 
wenn ich das 'length Attribut einer line (nach readline()) auslesen will 
und sagt mir "VHDL source expression not yet supported: 'DerefOp'.".
Wie kann ich festlegen, dass diese Funktion nicht als Komb. Logik 
synthetisiert werden soll sondern nur einmal vor der Synthese zur 
Berechnung der Initialwerte ausgeführt werden soll?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel R. schrieb:
> Im Simulator läuft das einwandfrei
Man kann 100% (naja, fast) von VHDL simulieren. Aber bestenfalls 95% 
synthetisieren.
> aber XST meckert wenn ich das 'length Attribut einer line
> (nach readline()) auslesen will
Das File-Handling ist nicht primäre Aufgabe eines Synthesizers. Welche 
5% synthetisierbar sind, steht im Handbuch zum Synthesizer. In deinem 
Fall zum XST-Users Guide.

> ein array mit Werten aus einer Textdatei zu initialisieren.
Dafür gibt es andere Wege. Hier kocht jeder seine eigene Suppe. Ich habe 
ein externes C-Programm, das mir einen VHDL-Frame generiert, das Arrays 
mit Werten füllt und das Ande anhängt. Letztlich bekomme ich dan eine 
VHDL-Datei mit den gewünschten Werten.

Du kannst das Textfile auch parsen und als Initwerte für ein BRAM in die 
Bitstromerzeugung einfließen lassen.

[Duke Scarring (Gast)]

Lothar Miller schrieb:
> Das File-Handling ist nicht primäre Aufgabe eines Synthesizers.
Richtig. Obwohl da erstaunlich viel geht...

Daniel R. schrieb:
> einige Funktionen
> definiert, die dazu dienen ein array mit Werten aus einer Textdatei zu
> initialisieren.
Wie oft rufst Du denn Deine Funktion auf? Und an welcher Stelle?

> 'length Attribut
Laut UG627 sollte das funktionieren, offenbar aber nicht bei readline. 
Vielleicht findest Du einen Workaround?

> Wie kann ich festlegen, dass diese Funktion nicht als Komb. Logik
> synthetisiert werden soll sondern nur einmal vor der Synthese zur
> Berechnung der Initialwerte ausgeführt werden soll?

Hier ein Beispiel aus dem UG627:

...
architecture syn of rams_20c is

  type RamType is array(0 to 63) of bit_vector(31 downto 0);

  impure function InitRamFromFile (RamFileName : in string) return RamType is
    FILE RamFile : text is in RamFileName;
    variable RamFileLine : line;
    variable RAM : RamType;
  begin
    for I in RamType’range loop
      readline (RamFile, RamFileLine);
      read (RamFileLine, RAM(I));
    end loop;
    return RAM;
  end function;

  signal RAM : RamType := InitRamFromFile("rams_20c.data");

begin
...

Duke

[Daniel R. (dan066)]

Ok die Datei außerhalb zu parsen wäre auch möglich.
Ich hab das so gemacht:

Vor begin steht die Zuweisung

signal RAM : rom_type := rom_init("C:\Modelsim_Projects\file.txt");

Die rom_init() Funktion ist gleich darüber definiert und wird nirgendwo 
sonst aufgerufen.
Aus der Datei liest sie eine Zeile von unbekannter Länge.
Die Länge entnehme ich dann line_v'length

line_length_v := line_v'length; --hier Problem

und kopiere dann entsprechend viele Zeichen in den 20 Zeichen großen 
String Vector

read(line_v, str_line_v(1 to line_length_v));

Den String Vektor gehe ich dann in einer Schleife durch und wandel jedes 
Zeichen in einen std_logic_vector um.
Meckern tut XST beim Speichern der length in einer Variablen oben.

Der Unterschied zu dem Beispiel oben ist lediglich, dass die Zeilenlänge 
bei mir variabel sein soll (begrenzt auf maximal 20 Zeichen). Wenn ich 
die Zeilenlänge nicht angeb ist das ein Typkonflikt und erzeugt eine 
Warnung. Außerdem brauch ich die Länge um die Gesamtzahl der belegten 
Arrayfelder zu berechnen.

[Duke Scarring (Gast)]

Daniel R. schrieb:
> Der Unterschied zu dem Beispiel oben ist lediglich, dass die Zeilenlänge
> bei mir variabel sein soll (begrenzt auf maximal 20 Zeichen).
Vielleicht hilft es die Datei zeichenweise zu lesen?

Duke

[Daniel R. (dan066)]

Naja, aber ich seh da nur die Funktionen:
readline() zum holen der kompletten nächsten Zeile und
read() zum auslesen der Zeile in eine Variable der passenden Größe. 
Vielleicht geht es irgendwie, dass man eine Zeile zeichenweise ausliest 
bis man was ungültiges zurück kriegt, aber ich wüsste jetzt nicht mit 
welchen Funktionen das gehen würde.
Möglicherweise könnte man

procedure READ (L: inout LINE; VALUE: out CHARACTER;
                               GOOD: out BOOLEAN);

Immer wieder aufrufen bis GOOD = false ist (falls es da intern einen 
Iterator gibt der aufs nächste Zeichen springt).

[Duke Scarring (Gast)]

Daniel R. schrieb:
> Vielleicht geht es irgendwie, dass man eine Zeile zeichenweise ausliest
> bis man was ungültiges zurück kriegt

Im Anhang ist ein Stück Code, welches eine Textdatei einliest. Ich hab 
das jetzt nur im Simulator getestet, aber es sollte auch im Synthesizer 
funktionieren:

vcom test_vhdl_read.vhd
# Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct  7 2014
# vcom -reportprogress 300 test_vhdl_read.vhd 
# -- Loading package STANDARD
# -- Loading package TEXTIO
# -- Loading package std_logic_1164
# -- Loading package NUMERIC_STD
# -- Compiling entity test_vhdl_read
# -- Compiling architecture test of test_vhdl_read
# Errors: 0, Warnings: 0
vsim -novopt test_vhdl_read
# vsim 
# 
# Loading std.standard
# Refreshing work.test_vhdl_read(test)
# Loading std.textio(body)
# Loading ieee.std_logic_1164(body)
# Loading ieee.numeric_std(body)
# Loading work.test_vhdl_read(test)
# ** Note: read 6 bytes from ram_data.txt
#    Time: 0 ps  Iteration: 0  Instance: /test_vhdl_read File: test_vhdl_read.vhd
# ** Note: read 3 lines from ram_data.txt
#    Time: 0 ps  Iteration: 0  Instance: /test_vhdl_read File: test_vhdl_read.vhd
run -all
# ** Note: 0 --> 65
# ** Note: 1 --> 66
# ** Note: 2 --> 66
# ** Note: 3 --> 67
# ** Note: 4 --> 67
# ** Note: 5 --> 67
# ** Note: 6 --> 0
# ** Note: 7 --> 0
# ** Note: 8 --> 0
# ** Note: 9 --> 0
# ** Note: 10 --> 0

Duke

[Daniel R. (dan066)]

Vielen Dank für die ausführliche Antwort.
Im Simulator läuft meine Lösung auch, wenn ich die line so wie in deinem 
Beispiel zeichenweise einlese.
Aber im Synthesetool leider nicht!
Es lässt einfach nicht zu, dass die line-Attribute 'range oder 'length 
abgefragt werden.
Frage ich 'length ab sagt XST: "VHDL source expression not yet 
supported: 'DerefOp'."
Und frage ich 'range ab sagt XST: "Bad object specification in qualified 
expression."

Wie auch immer, wenn ich die Attribute nicht benutze sondern mir einenn 
End-Marker in jeder Zeile definier z.B. ';' dann läuft die Schleife zwar 
an aber nur für 64 Iterationen. Danach kommt die Meldung "Loop has 
iterated 64 times. Use "set -loop_iteration_limit XX" to iterate more."

Ich finde es unschön soeinen Parameter per Hand in die .xst Datei 
schreiben zu müssen. Außerdem soll die Funktion ja gar nicht 
synthetisiert werden. Kann man nicht irgendwie Sachen markieren, die 
nicht synthetisiert werden sollen?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel R. schrieb:
> Es lässt einfach nicht zu, dass die line-Attribute 'range oder 'length
> abgefragt werden.
Eigentlich schon: im XST Users Guide zur Version 14 steht:

VHDL Specifications
• Supported for some predefined attributes only:
– HIGHLOW
– LEFT
– RIGHT
– RANGE
– REVERSE_RANGE
– LENGTH
– POS
– ASCENDING
– EVENT
– LAST_VALUE

> Es lässt einfach nicht zu, dass die line-Attribute 'range oder 'length
> abgefragt werden.
WIE frägst du die denn exakt ab? Im Beispiel von Duke kommt kein 'length 
vor...

> Und frage ich 'range ab sagt XST: "Bad object specification in qualified
> expression."
Zeig DEN Code, der diesen Fehler hervorruft. Ein 'range ist 
selbstverständlich synthetisierbar. Fast jede Konvertierungsfunktion 
verwendet das...
Die Funktion TO_01 in der numeric_std sieht z.B. so aus:

-- function TO_01 is used to convert vectors to the
--          correct form for exported functions,
--          and to report if there is an element which
--          is not in (0,1,h,l).
--    Assume the vector is normalized and non-null.
--    The function is duplicated for SIGNED and UNSIGNED types.

function TO_01(S : SIGNED ; xmap : STD_LOGIC:= '0') return SIGNED is
variable RESULT: SIGNED(S'length-1 downto 0);
variable bad_element : boolean := FALSE;
alias xs : SIGNED(s'length-1 downto 0) is S;
begin
  for i in RESULT'range loop                               --- 'RANGE
    case xs(i) is
      when '0' | 'L' => RESULT(i):='0';
      when '1' | 'H' => RESULT(i):='1';
      when others => bad_element := TRUE;
      end case;
    end loop;
  if bad_element then
    assert NO_WARNING
      report "numeric_std.TO_01: Array Element not in {0,1,H,L}"
      severity warning;
    for i in RESULT'range loop                             --- 'RANGE
      RESULT(i) := xmap;        -- standard fixup
      end loop;
    end if;
  return RESULT;
  end TO_01;

Und die Funktion ist tadellos synthetisierbar.

> Außerdem soll die Funktion ja gar nicht synthetisiert werden.
Warum ist sie dann da drin? Die sollte dann doch eher zur Testbench nach 
ausserhalb gehören....

[Daniel R. (dan066)]

Naja aber XST beschwert sich bei der Verwendung von 'range einer line

variable line_v : line;
begin

readline (rom_file, line_v);
for j in line_v'range loop --Zeile 132

Und ich krieg die Meldung:
"... line 132: Bad object specification in qualified expression.
INTERNAL_ERROR:Xst:cmain.c:3464:1.56 -  Process will terminate. For 
technical support on this issue, please open a WebCase with this project 
attached at http://www.xilinx.com/support.";

Ich umgehe das Problem dann gezwungenermaßen mit einem Trennzeichen am 
Ende um die Abfrage zu vermeiden.

[Daniel R. (dan066)]

Oh man,
XST sagt zu meinen Initialisierungsschleifen
"Loop body will iterate zero times"
und
"Index value(s) does not match array range, simulation mismatch."
Dabei stimmt das gar nicht.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel R. schrieb:
> XST beschwert sich bei der Verwendung von 'range einer linevariable
> readline (rom_file, line_v);
> for j in line_v'range loop --Zeile 132
Nein. Der Synthesizer kann einfach nur nichts mit dynamischen Grenzen 
bei einer for-Schleife anfangen. Das braucht er im restlichen Leben auch 
nie...

Daniel R. schrieb:
> "Loop body will iterate zero times"
Gleicher Fall: der Synthesizer kann nichts mit variablen Grenzen bei 
einer for-Schleife anfangen...

Das steht aber ganz klar&deutlich im bereits des öfteren erwähnten XST 
Users Guide:

VHDL For-Loop Statements
XST supports VHDL for-loop statements for:
• Constant bounds
...

Wie Lothar Miller schrieb:
>>>> Welche 5% synthetisierbar sind, steht im Handbuch zum Synthesizer. In
>>>> deinem Fall im XST Users Guide.

[Daniel R. (dan066)]

Ok, aber selbst wenn ich die dynamischen durch feste Grenzen ersetze 
kommt es zur selben Meldung.

for i in 0 to 50 loop
  for j in 0 to 50 loop
    if count_v < x and ... then
      count_v := count_v + 1;
    end if;
  end loop;
end loop;

Außerdem beißt er sich ziemlich lange daran fest.

[Daniel R. (dan066)]

Durch die Ausgabe auf dem Display habe ich festgestellt, dass XST 
anscheinend irgendwelche Fehler bei der Verwendung der TextIO Methoden 
macht. Im Simulator enthält mein array alle Werte, wie gewünscht. Bei 
XST nicht (da sind die verschoben und unvollständig).
Der Übersichtlichkeit halber tendiere ich nun zum erstgenannten 
Vorschlag, nämlich in C++ einen Textfile-Parser zu schreiben, der eine 
vhdl Datei ausspuckt, die das fertige Array bzw. spezifischen 
Adressdekoder enthält.