Verschobener VGA-Text in VHDL ?

[Peter B. (funkheld)]

Hallo, guten Tag.
Warum wird der Text 80x30 bitte so verschoben dargstellt in VHDL?
Das "D" soll ein Leerzeichen sein, im ROM steht an der Stelle h20 ein 
Ascii-Leerzeichen und im RAM steht da der Wert h20.

Das richtige Bild ist in Verilog und das verschobene in VHDL.

Finde keinen Fehler im VHDL der irgendwie das Timing falsch setzt.

Danke.
Gruss

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity vga_text is
port(
  clock : in std_logic;
  
  hsync : out std_logic;
  vsync : out std_logic;
  red   : OUT STD_LOGIC_VECTOR(3 downto 0);
  green : OUT STD_LOGIC_VECTOR(3 downto 0);
  blue  : OUT STD_LOGIC_VECTOR(3 downto 0)
  ); 
end vga_text;

architecture behavioral of vga_text is

signal offs     : unsigned (6 downto 0);
signal counterx : unsigned (9 downto 0);
signal countery : unsigned (9 downto 0);
signal basis    : unsigned (11 downto 0);
signal charlin  : unsigned (11 downto 0);
signal zpos     : unsigned (11 downto 0);
signal wr_addr  : unsigned (11 downto 0);

signal dat     : std_logic_vector (7 downto 0);
signal char    : std_logic_vector (7 downto 0);
signal dat_w   : std_logic_vector (7 downto 0);

signal counterxmaxed : std_logic;
signal counterymaxed : std_logic;
signal h_enable      : std_logic;
signal v_enable      : std_logic;
signal vid_enable    : std_logic;
signal pixel         : std_logic;
signal clk25         : std_logic;
signal we            : std_logic;

component ram port(
  clk25   : in  std_logic;
  we      : in  std_logic;
  wr_addr : in  unsigned (11 downto 0);
  rd_addr : in  unsigned (11 downto 0);
  d       : in  std_logic_vector (7 downto 0);
  q       : out std_logic_vector (7 downto 0)
  );
end component;

component rom port(
  clk25  : in  std_logic;
  addr_a : in  unsigned (11 downto 0);
  q_a    : out std_logic_vector (7 downto 0)
  );
end component;

begin
io1 : ram  port map(
 clk25   => clk25,
 we      => we,
 rd_addr => zpos,
 wr_addr => wr_addr,
 q       => char,
 d       => dat_w
);

io2 : rom  port map(
  clk25  => clk25,
  addr_a => charlin,
  q_a    => dat
);

clk25 <= not clk25 when rising_edge(clock);

process
begin
  wait until rising_edge(clk25);
    if counterxmaxed ='1' then
      counterx <= to_unsigned(0, counterx'length);
    else
      counterx <= counterx + 1; 
      if dat(to_integer(unsigned(counterx(2 downto 0)))) = '0' then
        pixel<='0';
      else
        pixel<='1';
      end if;       
    end if;
    
    if counterxmaxed ='1' then
      if counterymaxed ='1' then 
        countery <=  to_unsigned(0, countery'length);
      else  
        countery<= countery + 1;      
      end if;  
    end if ; 
    
    if counterx =0 and  countery =0 then
      basis <=to_unsigned(0, basis'length);
    elsif counterx =0 and countery(3 downto 0) =0 then 
      basis<= basis + 80; 
    end if;           
  
    offs <= counterx(9 downto 3);
    zpos <= basis + offs;
end process;

process
begin
  wait until rising_edge(clk25);
    if vid_enable ='1' and pixel='1' then
      red  <="1111";
      green<="1111";
      blue <="1111";
    else
      red  <="0000";
      green<="0000";
      blue <="0000";    
    end if;
end process;

counterxmaxed <='1' when  counterx = 800 else '0';
counterymaxed <='1' when  countery = 525 else '0';

hsync <='1' when  counterx < 659 or counterx > 751 else '0';
vsync <='1' when  countery < 489 or countery > 491 else '0';

h_enable   <= '1' when  counterx > 4 and counterx < 645 else '0';
v_enable   <= '1' when  countery < 480 else '0'; 
vid_enable <= '1' when h_enable = '1' and v_enable = '1' else '0';

charlin <=resize(unsigned(char),12)+ resize(unsigned(countery(3 downto 1)),12);

end behavioral;

[Schlumpf (Gast)]

Beitrag "Re: VGA Textmode - 22% Logikgatter"

Warum fragst du hier in diesem Forum?
Hier sind doch Sprücheklopfer, deiner Meinung nach.

[Peter B. (funkheld)]

Hmmm..., weil hier kein  Beispiel gebracht wird  womit auf das Thema 
eingegangen wird. Es werden immer wieder Algor.. hervorgeholt die man 
als Anfänger schon gelesen hat aber weit von Praxis bzw von  der 
Umwandlung zu VHDL entfernt sind.
Hier im Forum sind mehr Anfänger als Profi und das ist vielen nicht 
bewusst wenn sie mit ihren studierten Weissheiten einen Anfänger etwas 
beibringen möchten. Also , mal ein bisschen von der oberen Sprosse eine 
tiefer steigen.
Es wurde schon so oft hier im Forum bemängelt.

Ich habe hier ein Beispiel..., kann jeder frei verwenden als 
Anfangsstufe für die Textdarstellung. Es wird schon Text dargestellt 
80x30 ganz deutlich. Das ist schon der grösste erfolg als ich je im 
Forum hier gefunden habe und als Theorie empfohlen wurde.

Mir ist es wurscht, mein Text mit der angeschlossenen Tastatur läuft in
VERILOG.

Es soll diejenigen Unterstützen , wie ich hier im Forum gesehen habe, 
die schön länger daran rumbasteln und sich wahrscheinlich gar nicht mher 
trauen weiter zu fragen durch die Teilweise miese Anmache.

Gruss

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> Es werden immer wieder Algor.. hervorgeholt die man
> als Anfänger schon gelesen hat aber weit von Praxis bzw von  der
> Umwandlung zu VHDL entfernt sind.

Was willst du? nen persönlichen VHDL-Syntax-Kurs.
Oder willst du einfach nur fertigen Code abschreiben?

Peter Bierbach schrieb:
> Also , mal ein bisschen von der oberen Sprosse eine
> tiefer steigen.

Schon wieder so ein saudummer Spruch von dir.
Als ich neulich bis ganz nach unten gestiegen bin, um DIR zum 1000ten 
mal zu erklären, wie das mit der Typumwandlung in VHDL ist, weil DU 
gejammerst hast, dass du das nicht in deinen Schädel bekommst, wolltests 
nichts mehr davon wissen.

Peter Bierbach schrieb:
> Ich habe hier ein Beispiel..., kann jeder frei verwenden als
> Anfangsstufe für die Textdarstellung

Klar, du willst nicht kapieren sondern nur kopieren.
Und wenn du dann ein bisschen von der Vorlage abweichen musst, dann 
fragst du hier wieder, weil du a) nicht KAPIEREN willst und b) jeglichen 
Ansatz, dir mal zu erklären, WARUM gewisse Dinge so sind, wie sie sind, 
als Überheblichkeit niederbügelst. Genauso, wie du die standhaft 
weigerst, mal einen Simulator zu verwenden.

Peter Bierbach schrieb:
> Mir ist es wurscht, mein Text mit der angeschlossenen Tastatur läuft in
> VERILOG.

Wenn es dir wurscht ist, warum fragst dann hier??

Peter Bierbach schrieb:
> Es soll diejenigen Unterstützen , wie ich hier im Forum gesehen habe,
> die schön länger daran rumbasteln und sich wahrscheinlich gar nicht mher
> trauen weiter zu fragen durch die Teilweise miese Anmache.

Denke nicht, dass DU denjenigen eine Hilfe sein kannst.
Solange du selber nicht verstehst, was du tust, wie willst du da anderen 
helfen?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Bierbach schrieb:
> clk25 <= not clk25 when rising_edge(clock);
Solange das noch drin ist, ist jede weitere Diskussion unnötig. Ich 
werde keine Lösung unterstützen, die dann als Beispiel solchen Code 
verbreitet.

Das eigentliche Problem dürfte hier aber Latency sein, weil ja alles so 
schön reproduzierbar ist. Was steckt in den ROM und RAM Komponenten?

[Schlumpf (Gast)]

Lothar Miller schrieb:
> Peter Bierbach schrieb:
>> clk25 <= not clk25 when rising_edge(clock);
> Solange das noch drin ist, ist jede weitere Diskussion unnötig.

Da unser lieber Peter aber keine Lust auf Theorie hat, wird er nie 
begreifen, warum er sowas nicht machen darf.

[Peter B. (funkheld)]

hmmm..., dieser Vorschlag kam von LM, siehe Bild.

LM hat meine Umwandlung rausgeschmissen:
process (clk50_in) begin
  if rising_edge(clk50_in) then
    clk25 <= not clk25;
  end if;
end process;

und die dann ersetzt durch:
clk25 <= not clk25 when rising_edge(clock);

Wisst ihr eigentlich von was ihr überhaupt noch schreibt, glaube ich 
nicht.

Gruss

[Peter B. (funkheld)]

-------------------------------------------
nen persönlichen VHDL-Syntax-Kurs.
-----------------------------------------

Nicht ganz für mich allein....auch für die anderen Fragesteller...

-----------------------------------------
Oder willst du einfach nur fertigen Code abschreiben?
-----------------------------------------

Den möchte ich auch zum anschauen, weil manche Strukturen nur in einer 
Beschreibung erscheinen und nicht in der allgemeinen nachlesbaren 
Praxis.

-----------------
mal einen Simulator zu verwenden.
----------------

Ich bekomme den nicht zum laufen bei mir auch jetzt nicht mit WIN 9.

Gruss

[Peter B. (funkheld)]

------------------------
 Was steckt in den ROM und RAM Komponenten?
------------------------

Diese hier bitte:


2400 Byte um den Text 80x30 darzustellen mit den Inhalt der einzelnen 
Klötzchen.
Mit der möglichkeit auch den Text dort reinzuschreiben.

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.Numeric_Std.all;

entity ram is
  port (
    clk25   : in  std_logic;
    we      : in  std_logic;
    wr_addr : in  unsigned (11 downto 0);
    rd_addr : in  unsigned (11 downto 0);
    d       : in  std_logic_vector (7 downto 0);
    q       : out std_logic_vector (7 downto 0)
  );
end entity ram;

architecture RTL of ram is

type ram_type is array (0 to 2399) of std_logic_vector(7 downto 0);
signal ram : ram_type :=(
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", x"20", 
  ........................);
  
  begin

process
begin
  wait until rising_edge(clk25);
    if we = '1' then
      ram((to_integer(wr_addr))) <= d;   
    else   
      q <= ram((to_integer(rd_addr))); 
    end if;  
end process;
end architecture RTL;

Der Bereich 1024 byte der die 128 Buchstaben darstellt nur zum Lesen :

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.Numeric_Std.all;

entity rom is
  port (
    clk25   : in  std_logic;
    addr_a  : in  unsigned (11 downto 0);
    q_a     : out  std_logic_vector (7 downto 0)
 );
end entity rom;

architecture RTL of rom is

type rom_type is array (0 to 1023) of std_logic_vector(7 downto 0);
signal rom : rom_type :=(
x"C3", x"66", x"67", x"67", x"60", x"64", x"C3", x"00", 
x"81", x"C3", x"66", x"E7", x"66", x"66", x"66", x"00", 
x"E3", x"66", x"66", x"E3", x"66", x"66", x"E3", x"00", 
x"C3", x"66", x"60", x"60", x"60", x"66", x"C3", x"00", 
x"E1", x"63", x"66", x"66", x"66", x"63", x"E1", x"00", 
x"E7", x"60", x"60", x"E1", x"60", x"60", x"E7", x"00", 
x"E7", x"60", x"60", x"E1", x"60", x"60", x"60", x"00", 
.............);

begin

process
begin
  wait until rising_edge(clk25);
    q_a <= rom((to_integer(addr_a)));
end process;
end architecture RTL;

Danke.
Gruss

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> hmmm..., dieser Vorschlag kam von LM, siehe Bild.

Und was soll man auf dem Bild erkennen?

Peter Bierbach schrieb:
> und die dann ersetzt durch:
> clk25 <= not clk25 when rising_edge(clock);

Vermutlich, als er dir gezeigt hat, wie man einen Tester schreibt und in 
dem Zusammenhang gezeigt hat, wie man einen Clock stimulieren kann.
Dass Lothar dir das als Vorschlag gemacht hat, um es dann auf ein Target 
zu bringe, glaube ich dir nicht.

Peter Bierbach schrieb:
> Nicht ganz für mich allein....auch für die anderen Fragesteller...

Die unterscheiden sich aber von dir darin, dass sie sich merken, was man 
ihnen zeigt.

Peter Bierbach schrieb:
> Den möchte ich auch zum anschauen, weil manche Strukturen nur in einer
> Beschreibung erscheinen und nicht in der allgemeinen nachlesbaren
> Praxis.

Was ist denn das wieder für ein verkorkster Satz? Was willst du uns mit 
diesem Gestammel mitteilen?

Peter Bierbach schrieb:
> Ich bekomme den nicht zum laufen bei mir auch jetzt nicht mit WIN 9.

Soso..

Peter Bierbach schrieb:
> Gruss

Jup, Gruß

[Peter B. (funkheld)]

--------------------------------------------
Und was soll man auf dem Bild erkennen?
Vermutlich, als er dir gezeigt hat, wie man einen Tester schreibt und in
dem Zusammenhang gezeigt hat, wie man einen Clock stimulieren kann.
Dass Lothar dir das als Vorschlag gemacht hat, um es dann auf ein Target
zu bringe, glaube ich dir nicht.
-------------------------------------------
Du schaust auf das Datum , dann in die VHDL , was mir LM gegeben hat.

Irgendwie weichst du dem Problem aus....? Ist das heute so bei der 
Jugend... Ablenken vom Thema mit solch eine Frage..oder kein Fehler 
eingestehen wie ich.

---------------------------
m es dann auf ein Target zu bringe, glaube ich dir nicht.
--------------------------

Etwa mit ins Bett nehmen.....lol

Gruss

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> Irgendwie weichst du dem Problem aus....?

Lach, hast du bereits wieder vergessen, dass ich dir gestern geschrieben 
habe, dass ich dir nicht mehr bei deinen Problemen helfen werde?
Ich weiche hier gar keinem Prolem aus, denn im Gegensatz zu dir habe ich 
kein Problem, weil ich mit VHDL etc. mein Geld verdiene.

Peter Bierbach schrieb:
> Ist das heute so bei der
> Jugend...?

Schön wäre es ;-)

Peter Bierbach schrieb:
> Ablenken vom Thema mit solch eine Frage...?

Glaubst du im Ernst, dass ich jetzt das Forum durchsuche, wann du was 
mit Lothar geschrieben hast?

Und ganz herzlichen Dank dafür, dass du regelmäßig die Leute hier 
beldeidigsst, dir dir bisher geholfen haben, um sie dann am nächsten Tag 
wieder um Hilfe anzuschnorren.

Mir scheint, du hast das Gedächtnis einer Stubenfliege.

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> ---------------------------
> m es dann auf ein Target zu bringe, glaube ich dir nicht.
> --------------------------
>
> Etwa mit ins Bett nehmen.....lol

Es wird Zeit für deine Tabletten, Peter!

[Peter B. (funkheld)]

------------------------------------------------------------
kein Problem, weil ich mit VHDL etc. mein Geld verdiene.
-----------------------------------------------------------
Aber nicht viel...
Wer nimmt denn deine Sachen ab in VHDL ?

Ne..ne...da nehme ich lieber ausländische Produkte, obwohl ich nicht 
alle mag...Menschen und Produkte.

----------------------
Glaubst du im Ernst, dass ich jetzt das Forum durchsuche, wann du was
mit Lothar geschrieben hast?
---------------------

So schätze ich auch deine Arbeit/Produkte ein, bequem...

Aber ich möchte jetzt diese Schreiberei einstellen und wünsche bitte ein 
Lösung für diesen VGA-Text in VHDL und werde mal forschen wo du dich mit 
deinen Produkten aufhältst als "Gast", du bist sogar feige um sich zu 
offenbaren, armes Deutschland.

Gruss

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> In Deutschland produzieren jetzt auch schon die Langzeitarbeitslosen,
> weil sie meinem eine Firma Gründen zu müssen um stümperhafte  Produkte
> an den Man/Frau zu bringen weil sie dazu von der Arbeitsvermittlung
> Gründungsgelder bekommen.

Tja und früher konnte jeder Idiot, der auf drei zählen konnte, 
Beamtenstatus erlangen, dann in Frührente gehen, ne fette Pension 
einstreichen, sich Dinge kaufen, von denen er nichts versteht und dann 
hier im Forum die Leute abwechselnd beleidigen, ihnen auf den Keks gehen 
oder um Hilfe anbetteln.

Peter, sei mir nicht böse, ich verstehe, dass dir fürchterlich 
langweilig ist, aber ich habe wirklich keine Zeit, mich auf dein 
geistiges Niveau herabzubegeben, mich über deine dümmlichen 
Beleidigungen zu ärgern oder mich sonst irgendwie mit dir weiter 
auseinanderzusetzen.

[Peter B. (funkheld)]

--------------------------
früher konnte jeder Idiot, der auf drei zählen konnte,
Beamtenstatus erlangen,
--------------------------
Na...na...

Ja...ja..hätten wir jetzt eine Bahn mit Beamten dann würden alle Züge 
rollen.
Aber da sind jetzt solche Menschen wie du und merken nicht , das durch 
diesen Arbeitsbummel eine  Wirtschaft stark geschädigt wird und dadurch 
sogar mehr Arbeitslos werden.

---------------------------------
sich Dinge kaufen, von denen er nichts versteht
---------------------------------
Warum soll ich mir etwas kaufen , was ich schon kenne, das ist doch öde.

So..jetzt höre ich auf....

Gruss

[Peter B. (funkheld)]

Habe das jetzt wieder reingesetzt , aber die Latency wird dadurch nicht 
anders , immer noch der falsche Text.
---------------------
process (clk50_in) begin
  if rising_edge(clk50_in) then
    clk25 <= not clk25;
  end if;
end process;
---------------------

Gruss

[Schlumpf (Gast)]

Peter Bierbach schrieb:
> Habe das jetzt wieder reingesetzt , aber die Latency wird dadurch nicht
> anders , immer noch der falsche Text.

Geil! Peter, du bist einfach geil! :-)

[Sigi (Gast)]

Schlump schrieb:
>...
>Glaubst du im Ernst, dass ich jetzt das Forum durchsuche, wann du was
>mit Lothar geschrieben hast?

Lothar hat in seinen VHDL-Code tatsächlich geschrieben

>   -- 25MHz Clock-Enable für VGA
>   clken25 <= not clken25 when rising_edge(clk_50);

(Uhrzeit/Datum im Bild + Forumssuche), allerdings im entsprechenden
Forumsbeitrag EXPLIZIT darauf hingewiesen, dass es dabei um einen
Testbench ging. Einfach nur alles rauskopieren und den Kontext nicht
verstehen/lesen führt natürlich zu solchen Katastrophen.

[Schlumpf (Gast)]

Sigi schrieb:
> Lothar hat in seinen VHDL-Code tatsächlich geschrieben
>
>>   -- 25MHz Clock-Enable für VGA
>>   clken25 <= not clken25 when rising_edge(clk_50);

Ja hat er.. genaugenommen hat er das geschrieben

   -- 25MHz Clock-Enable für VGA
   clken25 <= not clken25 when rising_edge(clk_50);

   vga_testpic: process
   begin
     wait until rising_edge(clk_50);
     if clken25='1' then

Und das sogar im synthetisierbaren Code und nicht in der Testbench.
Warum? Ganz einfach! Weil dieses Konstrukt korrekt ist.

Peter hat daraus aber folgendes gemacht:

clk25 <= not clk25 when rising_edge(clock);

process
begin
  wait until rising_edge(clk25);

Und jetzt kommt eben der springende Punkt.
Wenn man keine Ahnung hat, dann sieht das fast identisch aus.
Aber wenn man Ahnung hat, dann weiss man, das Lothars Code zu einem 
Register führt, welches mit 50MHz getaktet ist, aber nur jeden zweiten 
Takt enabled wird. Was korrekt und sinnvoll ist.

Und dass Peters Code einfach nur Murks ist.

Peter schreibt falsch ab, hat nichts kapiert, will aber auch nicht dazu 
lernen, weil Theorie "pfui" ist. Beschimpft diejenigen, die ihm helfen 
wollen, zu versthen, was er dann tut und behauptet dann noch, dass er 
diesen Schrott von Lothar abgeschrieben hätte.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sigi schrieb:
> Lothar hat in seinen VHDL-Code tatsächlich geschrieben
Hat er. Und wie hat er dann den "clken25" dann weiterverwendet? 
Garantiert nicht als Takt!

[Schlumpf (Gast)]

Lothar Miller schrieb:
> Garantiert nicht als Takt!

That´s the hopsing point ;-)

[Sigi (Gast)]

Lothar Miller schrieb:
>Hat er. Und wie hat er dann den "clken25" dann weiterverwendet?
>Garantiert nicht als Takt!
ja eben, als CLOCK ENABLE und nicht als CLOCK, und genau das hat
Peter nicht verstanden oder will nicht verstehen.
Und genau hier liegt das Problem: erst mal ein solides Buch lesen,
sich mit den Grundtechniken und dem Synthesetool vertraut machen
und dann das erste "grössere" Projekt angehen.

[Falk B. (falk)]

Leute, warum verschwendet ihr hir eure Zeit mit so einem Kasper? Einen 
Thread schlicht zu ignorieren ist SOOOO EINFACH! Der Typ steht nicht mit 
der Pumpgun vor der Tür!

[Peter B. (funkheld)]

Der ganze rotzt steht bei mir so drin:
------------------------------------------
clken25 <= not clken25 when rising_edge(clk_50);

   process
   begin
     wait until rising_edge(clk_50);
     if clken25='1' then
---------------------------------------------

War nur die falsche Datei oben.
Warum der Aufstand.

Es funktioniert halt nicht.

Gruss

[Schlumpf (Gast)]

Falk Brunner schrieb:
> Leute, warum verschwendet ihr hir eure Zeit mit so einem Kasper?

Falk, du hast recht.. :-)

[Kest (Gast)]

Schlumpf schrieb:
> Falk Brunner schrieb:
>> Leute, warum verschwendet ihr hir eure Zeit mit so einem Kasper?
>
> Falk, du hast recht.. :-)

Und wie!

[Peter B. (funkheld)]

Ihr packt es nicht richtig an , so einfach ist es.
Nur rumsabbeln ihr selbsernannten Schlaumeier.

Auch der Brunner ist ein Kasper....dann sind wir zwei...lol..he..he.

Viele "als "Gast" hier, feige sich zu Outen, armes Deutschland.
Das ist der soziale Untergang in der Bundesrepublik mit Euch.

Nichts erwirtschaften aber vom Staat schmarotzen...

[Duke Scarring (Gast)]

Peter Bierbach schrieb:
> Nichts erwirtschaften aber vom Staat schmarotzen...
Redest Du von Dir selber?
Wir erwirtschaften die Knete, die DU gerade bekommst.

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Schlumpf schrieb im Beitrag #3873775:
> Wie Falk schon sagte, am Besten ignorieren.
Gut, dann lassen wir das jetzt einfach mal so stehen. Es wird nicht 
besser durch mehr Worte!

[Schlumpf (Gast)]

Lothar Miller schrieb:
> Es wird nicht
> besser durch mehr Worte!

Hast auch wieder recht..