Pic32 ext. Interrupt : jitter in der ISR

noch was: der INT0 Interrupt hat die höchste Priorität.

> Hat jemand Ahnung an was das liegen kann?

Weil die Interrupt Routine nicht "sofort" ausgeführt wird, sondern erst 
einen oder mehrere Takte später. Im Datenblatt des Controller sollt drin 
stehen, wieviele Takte es maximal sind.

Stefan us schrieb:
> Weil die Interrupt Routine nicht "sofort" ausgeführt wird, sondern erst
> einen oder mehrere Takte später. Im Datenblatt des Controller sollt drin
> stehen, wieviele Takte es maximal sind

das sind bis 5 sysclk (also 5x12,50=62,5ns) und worst case 125ns

Ich kenn zwar die innere architektur vom pic nicht aber

- werden die beiden uCs von unterschiedlichen quarzen betrieben?
- wie ist die ausgabe des pulses realisiert? hat die cpu direkten 
zugriff auf den ausgang oder sitzen da noch verzögerungen von einem bus 
bzw. eine eigene taktung der gpios dazwischen?
- was genau meinst du mit jitter... die pulse sind unterschiedlich breit 
oder meinst du damit dass die pulse von den controllern nicht 
gleichzeitig kommen?

Ch. Kim schrieb:
> Ich kenn zwar die innere architektur vom pic nicht aberp
>
> - werden die beiden uCs von unterschiedlichen quarzen betrieben?

Ja, es zwei unterschiedliche Steuerungen

> - wie ist die ausgabe des pulses realisiert? hat die cpu direkten
> zugriff auf den ausgang oder sitzen da noch verzögerungen von einem bus
> bzw. eine eigene taktung der gpios dazwischen?

Mit LATASET = 1 wir der Ausgang gesetzt, also der Port direkt gesetzt..

> - was genau meinst du mit jitter... die pulse sind unterschiedlich breit
> oder meinst du damit dass die pulse von den controllern nicht
> gleichzeitig kommen?
Nur die steigende Flanke der pulse zählt, und sie jittert.

Der pbclk läuft mit 40mhz (sysclk=80mhz), hat das mit dem jitter zu tun?

Weiß keiner an was das liegen kann?

Chris B. schrieb:
> Wie wird den SYSCLK erzeugt?? FRC mit PLL, Quarz mit PLL oder
> gemiensamer Quarzoscillator?

Je Steuerung mit einem externen Quarz + die interne PLL