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Benutzerdefinierter IPCore
Gast
#3875007
Guten Tag. Kann man in Xilinx ISE einen benutzerdefinierten IP Core erzeugen? Wenn ja, hat wer eine gute Quelle hierfür? Ich meine damit, dass man die Funktionalität, sowie das grafische Interface hierfür selbst gestaltet.
Gast
#3875703
Gast
#3877208
Danke. Muss ich dabei den Weg über EDK nehmen? Bzw. kann ich den "Core" dann wie die von Xilinx bereitgestellten IP Cores in ISE verwenden und Parameter in einer GUI anpassen? Es ist noch nicht klar, was Du meinst, bzw. welche Art von IP-Core Du Dir vorstellst. Bei Xilinx werden meistens die Peripherie-Module zum Embedded Prozessor als IP-Core bezeichnet. Diese funktionieren deshalb nur im Zusammenhang mit MicroBlaze/Arm usw. und werden im EDK konfiguriert. Man kann zu dieser Bibliothek selbst geschriebene Peripherie dazugeben. Diese werden dann genauso wie Xilinx IP-Cores behandelt und man kann sie im EDK "verdrahten" und konfigurieren (z.B. die Adresse zuweisen an der sie liegen). Man kann sie auch so schreiben, dass man bestimmte, benutzerdefinierte Parameter über die EDK-GUI einstellen kann, aber dazu musst Du dich beim Schreiben an bestimmte Regeln halten. Oder meinst Du überhaupt die Cores des Core Generators unter ISE?
Gast
#3878349
Ich meine die cores des core Generators unter Ise. Beispiel: ich möchte mir einen core erstellen, der mir den Mittelwert von n eingangswerten berechnet. Dann möchte ich in der Core GUI zB die Anzahl der zu berücksichtigen werte angeben. Ginge soetwas? Also ich möchte weg vom Vhdl Modul, welches ich als solches in den Vhdl Code einbinde. CorP schrieb: > Also ich möchte weg vom > Vhdl Modul, welches ich als solches in den Vhdl Code einbinde. Weiss nicht, ob Du das damit erreichst. Der Core Generator macht eigentlich nicht viel mehr als die Parameter welche Du eingibst GENERICS in gegebenen Entities zuzuweisen und allenfalls mehr oder weniger Unter-Entities einzubinden. Am Schluss hast Du eh wieder ein VHDL-Modul, dass Du einbinden musst. Ich glaube nicht, dass man den Core Generator so erweitern kann, weil der Core Generator nicht programmiert werden kann. Der Core Generator dient bei Xilinx dazu, dem Benutzer die Möglichkeit zu geben, Teilschaltungen zu generieren, ohne zu verraten, wie sie innen ausschauen. Die erzeugten Netzlisten sind Xilinx Firmen-Knowhow und nicht lesbar. Manche Cores erzeugen zwar HDL-Files, aber das willst Du ja nicht. Mein Ratschlag: Bleib bei VHDL und lerne, wie man die Entities mit Hilfe von Generics parametrisiert. Antwort schreiben |
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