Gast
#3885594
Guten Tag. Ich möchte mir in Chip Scope Signale anschauen. In der Beschreibung zum zugehörigen IPCore steht einer maximale Taktrate von 412 MHz (bei entsprechender Konfiguration). 1) Ist es irgendwie mit einem anderen Core möglich dich Signale um die 500 MHz darzustellen? (Außer mit einem externen LogicAnalyzer) 2) Der chipScope Block wird momentan mit einem Takt von 100 MHz getaktet. Im FPGA selbst sei der schnellste Takt nun 250 MHz (nicht in ChipScope 'rein geführt'). Die übrigen Signale sehen gut aus und Verhalten sich wie in der Simulation. Jetzt erhöhe ich den internen Takt von 250 MHZ auf 500 MHz. ChipScope wird immer noch mit 100 MHz getaktet. Die anzuzeigenden Signale liegen immernoch unter 100 MHZ wie im ersten Fall. Müsste also alles gehen. ANMERKUNG: laut Timing Analyse im Post Processing 'darf' ich die Takte verwenden. Hier gibt es keine Fehler. Teste ich es nun, sieht das Signalverhalten fehlerhaft aus. Es passt nicht zur Simulation. Daher die Frage: kann es sein, dass der maximal zulässige ChipScope Takt von 412 MHz der limitierende Takt im Gesamtsystem ist? Werden -sobald ChipScope eingebunden ist- alle schnelleren Takte (auch wenn die nicht mit dem Core verbunden sind€ heruntergetaktet? Wenn ja, kennt einer eine Abhilfe? Ich arbeite auf dem Virtex6.