Multiplizierer in VHDL

Hallo,
ich bin dabei Uni-bedingt einen Multiplizierer zu basteln und komme 
leider seit fast einer halben Woche nicht weiter. Ich finde einfach 
nicht den Fehler und habe das Gefühl dass ich den Wald vor lauter Bäumen 
nicht sehe.
Wenn ich das ganze mit ISim simuliere ist mein Produktvektor komplett 
Undefined.


Da ich inzwischen ziemlich im Zeitdruck mit der Abgabe bin wollt ich mal 
schauen ob mir jemand hier im Forum weiterhelfen kann - bin ich über 
jeden Tipp dankbar.


Code des Multiplizieres:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity Multio2signed is
  port(
    multiplicand  : in  signed;
    multiplicator : in  signed;
    product       : out signed;
    error : out std_ulogic
  );
end;

architecture behav of Multio2signed is



  constant m: positive := multiplicand'length;
  constant n: positive := multiplicator'length;

  type Table is array (natural range <>) of signed(m-1 downto 0);
  signal A : Table(0 to n-1);
  signal B : Table(0 to n);
  signal c1 : signed(m downto 0);

begin



Multiprozess : process

begin
  B(0)<=(others=>'0');
  assert product'length=m+n;
  error <= '0';


  -- Belegung Matrix A

  for i in 0 to n-1 loop

    if multiplicator(i) = '1' then
      A(i)<=multiplicand;
    elsif multiplicator(i) = '0' then
      A(i)<=(others=>'0');
      else error <= '1';
    end if;
  end loop;




  --Belegung Matrix B und Produktzuweisung

    for k in 1 to n loop
  c1<=resize(A(k-1),m+1)+resize(B(k-1),m+1);
    product(k-1 downto k-1)<=c1(0 downto 0);
    B(k)<=c1(m downto 1);
  end loop;
  product(m+n-1 downto n)<=c1(m downto 1);
  wait;
  end process;

  end;









Testbench:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity Multio2signed_tb is
  end;

architecture test of Multio2signed_tb is
  signal mcand_int : signed(3 downto 0) :=(others => '0');
  signal mtor_int : signed(3 downto 0) :=(others => '0');
  signal p_int : signed((mcand_int'length + mtor_int'length - 1) downto 
0) :=(others => '0');
    signal error : std_ulogic;


begin
  Multi : entity work.Multio2signed

  port map
        (multiplicand      => mcand_int,
           multiplicator      => mtor_int,
           product  => p_int,
           error => error

           );


  stimuli : process
  begin


      mcand_int     <= "0110";
      mtor_int     <= "1101";
      wait for 10 ms;
      assert error = '0' report "Fehler";
      assert p_int = "01001110" report "Unexpected Result" ;-- severity 
FAILURE;




  wait;
  end process;


  end;